对充电节点进行充电的驱动器电路的制作方法

在本文描述的发明构思的示例实施例涉及一种半导体电路，并且更详细地，涉及一种对充电节点进行充电的驱动器电路。

背景技术

存储器设备包括多个存储单元。根据特定图案规则地安置多个存储单元以减小存储单元所占用的面积。根据规则图案安置的存储单元可以连接到用于访问存储单元的导电线。

随着连接到每个导电线的存储单元的数量增加并且导电线之间的距离变得更短，存储器设备被高度地集成。在这种情况下，每个导电线的电阻负载和电容负载增加。当电阻负载和电容负载增加时，需要很多时间来将导电线的电压驱动到目标电平，并且因此存储器设备的操作速度可以降低。因此，需要一种设备和方法，即使每个导电线的电阻负载和电容负载增加，其也能够迅速地利用目标电压来驱动每个导电线。

技术实现要素：

发明构思的示例实施例提供一种能够减小占用的面积并且提高驱动速度的驱动器电路。

根据发明构思的示例实施例，一种驱动器电路包括箝位晶体管、放大晶体管、偏置晶体管以及充电电路。箝位晶体管包括箝位栅极、第一箝位节点以及连接到充电节点的第二箝位节点。比较电压晶体管包括被配置为接收参考电压的比较电压栅极、被配置为接收第一电压的第一比较电压节点以及被配置为输出比较电压的第二比较电压节点。放大晶体管包括连接到充电节点的放大栅极、连接到比较电压晶体管的第二比较电压节点并且被配置为接收比较电压的第一放大节点以及连接到箝位晶体管的箝位栅极的第二放大节点。偏置晶体管包括被配置为接收偏置电压的偏置栅极、连接到箝位晶体管的箝位栅极的第一偏置节点以及被配置为接收第二电压的第二偏置节点。充电电路进行以下之一：被配置为通过箝位晶体管从充电节点汲取电流以及被配置为通过箝位晶体管向充电节点供给电流。

在示例实施例中，箝位晶体管和放大晶体管可以是pmos晶体管，而比较电压晶体管和偏置晶体管可以是nmos晶体管。

在示例实施例中，第一电压可以是电源电压，而第二电压可以是地电压。

在示例实施例中，箝位晶体管和放大晶体管可以是nmos晶体管，而比较电压晶体管和偏置晶体管可以是pmos晶体管。

在示例实施例中，第一电压可以是地电压，而第二电压可以是电源电压。

在示例实施例中，驱动器电路还可以包括连接在箝位晶体管的箝位栅极和放大晶体管的第二放大节点之间的使能晶体管，并且使能晶体管可以被配置为接收使能信号并且将基于使能信号被激活或去激活。

在示例实施例中，驱动器电路还可以包括被配置为向箝位晶体管的第二箝位节点供给第三电压的电压生成器。

在示例实施例中，放大晶体管可以被配置为调整箝位栅极的电压，使得充电节点的电压达到目标电压。

在示例实施例中，参考电压可以基于充电节点的目标电压、比较电压晶体管的阈值电压以及放大晶体管的阈值电压。

在示例实施例中，充电节点可以连接到被连接到存储单元的字线和位线之一。

根据发明构思的示例实施例，一种驱动器电路包括箝位开关、充电电路、比较电压生成器、单级放大器以及电流偏置电路。箝位开关包括被配置为接收箝位电压的栅极、第一节点以及连接到充电节点的第二节点。充电电路连接到箝位开关的第一节点。充电电路进行以下中的至少一个：被配置为通过箝位开关从充电节点汲取电流以及被配置为通过箝位开关向充电节点供给电流。比较电压生成器被配置为输出比较电压。单级放大器被配置为放大比较电压与充电节点的电压之间的差。单级放大器被配置为输出箝位电压作为放大结果。电流偏置电路连接到箝位开关的栅极。电流偏置电路被配置为调整通过比较电压生成器、单级放大器和电流偏置电路而流向被供给地电压的接地节点的电流的量。

在示例实施例中，单级放大器可以包括晶体管，该晶体管包括连接到充电节点的栅极、连接到比较电压生成器的第一节点以及连接到箝位开关的栅极的第二节点。

在示例实施例中，充电电路可以包括连接在箝位开关的第一节点和被供给第一电压的第一电压节点之间的第一晶体管、连接到第一电压节点的第二晶体管以及连接在第二晶体管和箝位开关的第一节点之间的电流源。第一晶体管被配置为响应于放电使能信号来激活。第二晶体管可以被配置为响应于充电使能信号来激活。

在示例实施例中，比较电压生成器可以包括晶体管，该晶体管包括被配置为接收参考电压的栅极、被配置为接收第一电压的第一比较电压节点以及被配置为输出比较电压的第二比较电压节点。

在示例实施例中，电流偏置电路可以包括具有被配置为接收偏置电压的栅极的晶体管、被配置为接收第一电压的第一偏置节点以及连接到箝位开关的栅极的第二偏置节点。

在示例实施例中，驱动器电路还可以包括电压生成器，该电压生成器被配置为响应于设置使能信号向充电节点供给设置电压。

在示例实施例中，驱动器电路还可以包括：第二箝位开关，包括被配置为接收第二箝位电压的第二栅极和连接到充电节点的第三节点和第四节点，连接到第二箝位开关的第三节点的第二充电电路，被配置为输出第二比较电压的第二比较电压生成器，第二单级放大器以及连接到第二箝位开关的第二栅极的第二电流偏置电路。第二充电电路可以进行以下中的至少一个：被配置为通过第二箝位开关从充电节点汲取电流以及被配置为通过第二箝位开关向充电节点供给电流。第二单级放大器可以被配置为放大第二比较电压与充电节点的电压之间的差。第二单级放大器可以被配置为输出第二箝位电压作为放大结果。第二电流偏置电路可以被配置为调整通过第二比较电压生成器、第二单级放大器和第二电流偏置电路而流向被供给地电压的第二接地节点的电流的量。

在示例实施例中，箝位开关和单级放大器中的每个可以包括pmos晶体管，而充电电路和电流偏置电路中的每个可以包括nmos晶体管。

在示例实施例中，箝位开关和单级放大器中的每个可以包括nmos晶体管，而充电电路和电流偏置电路中的每个可以包括pmos晶体管。

根据发明构思的示例实施例，提供一种被配置为对连接到非易失性存储器的多个存储单元的导电线进行充电的驱动器电路。驱动器电路包括箝位开关、比较电压生成器、单级放大器以及电流偏置电路。箝位开关包括被配置为接收箝位电压的栅极、第一节点以及连接到导电线的充电节点的第二节点。充电电路连接到箝位开关的第一节点，并且进行以下中的至少一个：被配置为通过箝位开关从充电节点汲取电流以及被配置为通过箝位开关向充电节点供给电流。比较电压生成器被配置为输出比较电压。单级放大器被配置为放大比较电压与充电节点的电压之间的差。单级放大器被配置为输出箝位电压作为放大结果。电流偏置电路连接到箝位开关的栅极并且被配置为调整通过比较电压生成器、单级放大器和电流偏置电路而流向被供给地电压的接地节点的电流的量。

根据示例实施例，一种驱动器电路包括箝位开关、充电电路以及充电控制电路。箝位开关包括被配置为接收箝位电压的箝位栅极、第一箝位节点以及连接到充电节点的第二箝位节点。充电电路包括连接到箝位开关的第一箝位节点的充电电路节点。充电电路节点可以连接到设置晶体管和放电晶体管。充电控制电路包括串联地连接到彼此的放大器、偏置电路以及使能开关。放大器包括被配置为接收比较电压的第一放大器节点、连接到充电节点的放大器栅极以及第二放大器节点。使能开关包括：被配置为接收用于激活或者去激活使能开关的使能信号的使能栅极、连接到第二放大器节点的第一使能节点以及连接到偏置电路和箝位栅极的第二使能节点。偏置电路包括连接到箝位开关的栅极的第一偏置节点和第二偏置节点。

在示例实施例中，箝位开关和放大器中的每个可以包括pmos晶体管，而充电电路和偏置电路中的每个可以包括nmos晶体管。

在示例实施例中，箝位开关和放大器中的每个可以包括nmos晶体管，而充电电路和偏置电路中的每个可以包括pmos晶体管。

在示例实施例中，充电控制电路可以包括比较电压生成器。比较电压生成器可以包括连接到第一电压节点的第一比较节点、被配置为接收参考电压的比较栅极以及被配置为向第一放大器节点输出比较电压的第二比较节点。第二偏置节点可以连接到第二电压节点。第一电压可以是供电电压和地电压之一。第二电压可以是供电电压和地电压中的不同一个。

在示例实施例中，驱动器电路还可以包括连接到充电节点的位线。驱动器电路可以是存储器设备的预充电电路。

附图说明

根据参考如以下附图中所示的非限制性实施例进行的以下描述，发明构思的以上和其他特征将变得明显，在附图中，相同附图标记贯穿各个附图指代相同部件，除非另作说明。附图不必按照比例，相反对示出发明构思的原理加以强调。在附图中：

图1是图示出根据发明构思的示例实施例的驱动器电路的框图；

图2是图示出根据发明构思的示例实施例的驱动器电路的应用的框图；

图3是图示出根据发明构思的示例实施例的驱动器电路的应用的框图；

图4是图示出根据发明构思的示例实施例的充电控制电路的放大器的电路图；

图5是图示出根据发明构思的示例实施例的驱动器电路的应用的图；

图6是图示出在图5中图示出的驱动器电路的应用的框图；

图7是图示出在图5中图示出的驱动器电路的另一个应用的框图；

图8是图示出在图7中图示出的驱动器电路的应用的框图；

图9是图示出根据发明构思的示例实施例的驱动器电路被应用到其的非易失性存储器设备的框图；

图10是图示出根据发明构思的示例实施例的存储块的电路图；

图11是图示出根据发明构思的示例实施例的驱动器电路被应用到其的页缓冲电路的一部分的框图；

图12是图示出根据发明构思的示例实施例的驱动器电路被应用到其的行译码器电路的一部分的框图；

图13是图示出根据发明构思的示例实施例的驱动器电路被应用到其的非易失性存储器设备的另一个示例的框图；

图14是图示出根据发明构思的示例实施例的存储器拼块(tile)的电路图；

图15是部分地图示出根据发明构思的示例实施例的驱动器电路被应用到其中的每个的行译码器电路以及读出放大器和写入驱动器电路的框图；

图16是图示出根据发明构思的示例实施例的存储设备的框图；

图17是图示出根据发明构思的示例实施例的计算设备的框图；以及

图18是图示出根据发明构思的示例实施例的负载电路的应用的框图。

具体实施方式

现在将参考其中示出了一些示例实施例的附图来更加全面地描述示例实施例。然而，示例实施例可以以许多不同的形式被体现并且不应当被理解为限于在本文阐述的实施例；更确切地，提供这些示例实施例，使得本公开将是充分的和完整的，并且本公开将向本领域普通技术人员全面地传达发明构思的示例实施例的范围。在附图中，为了清晰而夸大层和区域的厚度。附图中的相同附图标记和/或数字表示相同的要素，并且因此可以不重复对它们的描述。

将理解的是，当要素被称为“连接到”或“耦合到”另一个要素时，其能够直接地连接到或耦合到其他要素，或者可以存在居于中间的要素。相比之下，当要素被称为“直接地连接到”或“直接地耦合到”另一个要素时，不存在居于中间的要素。应当以相同的方式来解释用于描述要素或层之间的关系的其他词语(例如，“在...之间”相对于“直接地在...之间”、“相邻”相对于“直接地相邻”、“在…上”相对于“直接地在…上”)。当在本文使用时，术语“和/或”包括相关联列举项中的一个或多个的任何和所有组合。

将理解的是，尽管术语“第一”、“第二”等等在本文可以用于描述各种要素、组件、区域、层和/或部分。这些要素、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅用于将一个要素、组件、区域、层或者部分与另一个要素、组件、区域、层或部分相区别。因此，以下讨论的第一要素、组件、区域、层或部分可以被称为第二要素、组件、区域、层或部分，而不背离示例实施例的教导。

在本文为了便于描述可以使用诸如“在...之下”、“低于”、“低”、“在...上方”、“上”等等的空间相对术语，来描述一个要素或者特征与另一个要素(多个)或者特征(多个)的关系，如图中所图示。将理解的是，空间相对术语意图包括除图中描绘的定向之外的、在使用或操作中的设备的不同的定向。例如，如果图中的设备被翻转，则被描述为“低于其他要素或特征”或“在其他要素或特征之下”的要素将被定向为“在其他要素或特征上方”。因此，术语“低于”可以包括在...上方和低于的定向两者。设备可以以另外方式被定向(旋转90度或者处于其他定向)并且在本文使用的空间相对描述符相应地进行解释。

在本文使用的术语仅用于描述特定实施例的目的，并且不意图限制示例实施例。当在本文使用时，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文清楚地另外指出其他。将进一步理解，术语“包括”、“包括有”、“包含”和/或“包含有”如果在本文中被使用，则指定所陈述的特征、整数、步骤、操作、要素和/或组件的存在，但不排除一个或多个其他的特征、整数、步骤、操作、要素、组件和/或其分组的存在或添加。诸如“……中至少一个”之类的表达当在要素列表之后时，修饰整个要素列表而不修饰该列表的单个要素。

除非另外定义，否则在本文使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所共同理解的意义相同的意义。将进一步理解，术语——诸如在通用词典中定义的术语——应该被解释为具有与它们在相关技术的上下文中的意义相一致的意义，并且将不会以理想化的或过于正式的含义被解释，除非在本文明确地如此定义。

尽管可能未示出一些横断面视图(多个)的对应的平面图和/或立体图，但在本文图示的设备结构的横断面视图(多个)提供对于多个设备结构的支持，该多个设备结构将如同在平面图中图示地那样沿着两个不同的方向扩展和/或如同在立体图中图示地那样在三个不同的方向上扩展。两个不同的方向可以或可以不与彼此正交。三个不同的方向可以包括可以与两个不同的方向正交的第三方向。多个设备结构可以被集成在同一电子设备中。例如，当在横断面视图中图示出一个(a)设备结构(例如，存储单元结构或晶体管结构)时，电子设备可以包括多个设备结构(例如，存储单元结构或晶体管结构)，如同通过电子设备的平面图所图示地那样。可以将多个设备结构布置在阵列中和/或布置在二维图案中。

图1是图示出根据发明构思的示例实施例的驱动器电路10的框图。参考图1，可以向负载电路lc的一端供给设置电压vset。设置电压vset可以是将被充电到负载电路lc的内部导电路径的目标电压。驱动器电路10可以通过包括充电节点cn的导电线与负载电路lc相连接。包括充电节点cn的导电线可以电连接到要利用设置电压vset被充电的负载电路lc的内部导电路径。驱动器电路10可以准许电流通过负载电路lc的内部导电路径在设置电压vset的源和充电节点cn之间流动。例如，驱动器电路10可以从充电节点cn汲取电流或可以向充电节点cn供给电流。负载电路lc可以准许电流流动通过负载电路lc的内部导电路径，由此提高负载电路lc的内部导电路径的电压遵循设置电压vset的速度。

参考图1，驱动器电路10可以包括箝位开关cs、充电控制电路ccc以及充电电路cc。

箝位开关cs可以在充电控制电路ccc的控制之下调整充电电路cc向充电节点cn供给的电流的量或充电电路cc从充电节点cn汲取的电流的量。例如，箝位开关cs可以包括晶体管(或可以由晶体管组成)，该晶体管具有被配置为从充电控制电路ccc接收箝位电压vclp的栅极、与充电电路cc的相连接的第一节点以及与充电节点cn相连接的第二节点。例如，箝位开关cs可以包括pmos类型晶体管(或可以由pmos类型晶体管组成)。

充电控制电路ccc可以调整箝位电压vclp，以使调整通过箝位开关cs从充电节点cn或负载电路lc汲取(或放电)的电流的量或者向充电节点cn或负载电路lc供给(或流动)的电流的量成为可能。

充电电路cc可以包括放电晶体管dt、设置晶体管st以及电流源cus。放电晶体管dt可以连接在箝位开关cs和被供给地电压的接地节点之间。放电晶体管dt可以响应于放电使能信号en_d来操作。放电使能信号en_d可以被激活以将负载电路lc的内部导电路径或充电节点cn放电。当放电使能信号en_d被激活时，放电晶体管dt可以导通，并且因此负载电路lc的内部导电路径或充电节点cn可以与接地节点相连接。

设置晶体管st和电流源cus可以被串联连接在箝位开关cs和接地节点之间。设置晶体管st可以响应于充电使能信号en_ch来操作。当充电使能信号en_ch被激活时，设置晶体管st可以导通，并且因此负载电路lc的内部导电路径或充电节点cn可以与电流源相连接。在图1中，在设置晶体管st被安置在箝位开关(cs)侧并且电流源被安置在接地节点侧时，提供根据发明构思的示例实施例的示例。然而，发明构思的范围和精神可以不限于此。例如，设置晶体管st和电流源cus的位置可以改变。

在图1中，在放电晶体管dt与接地节点相连接时，提供根据发明构思的示例实施例的示例。然而，发明构思的范围和精神可以不限于此。例如，放电晶体管dt可以与电压节点而非接地节点相连接。例如，放电晶体管dt可以连接到被供给电源电压的电源节点。

如上所述，根据发明构思的示例实施例的驱动器电路10可以从负载电路lc的内部导电路径或充电节点cn汲取电流或者可以向其供给电流，由此提高负载电路lc的内部导电路径的电压或者充电节点cn的电压遵循设置电压vset的速度。

参考图1来描述箝位开关cs包括pmos类型晶体管(或者由pmos类型晶体管组成)的示例。然而，发明构思的范围和精神可以适用于箝位开关cs包括nmos类型晶体管(或者由nmos类型晶体管组成)的情况。

图2是图示出根据发明构思的示例实施例的驱动器电路11的应用的框图。与图1相比较，在图2中更详细地图示出驱动器电路11的充电控制电路ccc1。参考图2，充电控制电路ccc1可以连接到电压源，该电压源输出具有固定的激活电平和固定的非激活电平的箝位电压vcmp。例如，当充电使能信号en_ch被激活时，充电控制电路ccc1可以输出具有足以使箝位开关cs导通的固定的电平的电压作为箝位电压vclp。当充电使能信号en_ch被去激活时，充电控制电路ccc1可以输出具有足以使箝位开关cs关断的固定的电平的电压作为箝位电压vclp。

在图2中图示出的驱动器电路11中，当对负载电路lc的内部导电路径或充电节点cn进行充电时，箝位电压vclp可以具有固定的电平。随着负载电路lc的内部导电路径的电压或者充电节点cn的电压接近设置电压vset，驱动器电路11的驱动能力(capacity)——即，被供给或被汲取的电流的量——可以减少。由于这个原因，可能需要很多时间来将负载电路lc的内部导电路径或充电节点cn充电至高达设置电压vset。

图3是图示出根据发明构思的示例实施例的驱动器电路12的应用的框图。与图1相比较，在图3中更详细地图示出驱动器电路12的充电控制电路ccc2。参考图3，充电控制电路ccc2可以包括放大器ap。可以向放大器ap的正输入供给参考电压vref。充电节点cn可以连接到放大器ap的负输入。放大器ap的输出可以被传递到箝位开关cs的栅极作为箝位电压vclp。

在充电开始的初始状态，与参考电压vref相比，充电节点cn的电压或者负载电路lc的内部导电路径的电压可以更高。放大器ap可以向箝位开关cs的栅极施加具有负电平的箝位电压vclp。如果充电节点cn的电压或者负载电路lc的内部导电路径的电压与参考电压vref相比更高，则放大器ap可以向箝位开关cs的栅极施加具有放大的负电平的箝位电压vclp，并且因此箝位开关cs可以准许更大量的电流流动通过负载电路lc的内部导电路径和充电节点cn。

可以根据放大器ap的增益来放大负载电路lc的内部导电路径的电压与参考电压vref之间的差或者放大充电节点cn的电压与参考电压vref之间的差，并且可以向箝位电压vclp施加放大结果。因此，可以通过放大器ap的增益来放大传递经过箝位开关cs的电流的量，由此提高驱动器电路12的驱动能力。

当负载电路lc的内部导电路径的电压或者充电节点cn的电压减小并且达到参考电压vref时，放大器ap可以向箝位开关cs传递接地或者正输出，并且因此箝位开关cs可以导通。

如上所述，当充电控制电路ccc2包括放大器ap时，可以通过放大器ap的增益来放大传递通过箝位开关cs的电流的量。这可以意味着驱动器电路12的驱动能力提高。另外，当放大器ap与充电节点cn和箝位开关cs一起设立(constitute)时，可以通过放大器ap将充电节点cn的电压调整到参考电压vref的电平。也就是说，当参考电压vref的电平被设置为与设置电压vset的电平相同或类似时，驱动器电路12可以允许负载电路lc的内部导电路径的电压或者充电节点cn的电压遵循与设置电压vset的电平相同或类似的电平。

然而，如在图3中所图示那样，当充电控制电路ccc2包括放大器ap时，充电控制电路ccc2的复杂度、电流消耗以及面积可能增加。

图4是图示出根据发明构思的示例实施例的充电控制电路ccc2的放大器ap的电路图。参考图4，放大器ap可以包括第一晶体管t1至第八晶体管t8。

第一晶体管t1可以具有被配置为接收反相放大使能信号/en_a的栅极、连接到箝位开关cs的第一节点以及连接到接地节点的第二节点。第二晶体管t2可以具有与第三晶体管t3的栅极相连接的栅极、与箝位开关cs相连接的第一节点以及与接地节点相连接的第二节点。第一晶体管t1和第二晶体管t2可以并联连接。

第三晶体管t3可以具有与第二晶体管t2的栅极相连接的栅极、与第三晶体管t3的栅极相连接以形成二极管连接的第一节点以及与接地节点相连接的第二节点。第四晶体管t4可以具有被配置为接收反相放大使能信号/en_a的栅极、与第三晶体管t3的第一节点相连接的第一节点以及与接地节点相连接的第二节点。

第五晶体管t5可以具有被供给参考电压vref的栅极、与第七晶体管t7的第二节点相连接的第一节点以及与箝位开关cs相连接的第二节点。第六晶体管t6可以具有与充电节点cn相连接的栅极、与第七晶体管t7的第二节点相连接的第一节点以及与第三晶体管t3的第一节点相连接的第二节点。

第七晶体管t7可以具有被供给反相放大使能信号/en_a的栅极、与第八晶体管t8的第二节点相连接的第一节点以及与第五晶体管t5的第一节点相连接的第二节点。第八晶体管t8可以具有被供给偏置电压bias的栅极、与被供给电源电压vcc的电源节点相连接的第一节点以及与第七晶体管t7的第一节点相连接的第二节点。

在示例实施例中，第一晶体管t1至第四晶体管t4中的每个可以是nmos类型，并且第五晶体管t5至第八晶体管t8中的每个可以是pmos类型。

第一晶体管t1、第四晶体管t4和第七晶体管t7可以确定放大器ap的激活或者去激活。当放大器ap被激活时，反相放大使能信号/en_a可以具有低电平。在这种情况下，第一晶体管t1和第四晶体管t4可以关断，同时第七晶体管t7可以导通。

第二晶体管t2、第三晶体管t3、第五晶体管t5和第六晶体管t6可以构成差分放大器。第八晶体管t8可以起基于偏置电压bias来调整在放大器ap内部流动的电流的量的电流控制器的作用。

当放大器ap被去激活时，反相放大使能信号/en_a可以具有高电平。在该情况下，第七晶体管t7可以关断，并且因此电流路径可以被阻断。当第一晶体管t1通过高电平的反相放大使能信号/en_a而导通时，箝位开关cs可以通过导通的第一晶体管t1而连接到接地节点。因为第四晶体管t4通过高电平的反相放大使能信号/en_a而导通，所以第三晶体管t3的第一节点可以通过导通的第四晶体管t4而连接到接地节点。

参考图3和图4，充电控制电路ccc2中所包括的放大器ap可能需要至少8个晶体管，并且因此驱动器电路12的复杂度和面积可能增加。另外，放大器ap可以包括利用第五晶体管t5实施的第一电流路径以及利用第六晶体管t6实施的第二电流路径。因为电流通过两个电流路径被消耗，所以驱动器电路12的电流消耗可能增加。

图5是图示出根据发明构思的示例实施例的驱动器电路13的应用的图。与图1相比较，在图5中更详细地图示出驱动器电路13的充电控制电路ccc3。参考图5，充电控制电路ccc3可以包括偏置电路bc、使能开关es、单级放大器ssa以及比较电压生成器cvg。

偏置电路bc可以连接到箝位开关cs的栅极。偏置电路bc可以被配置为响应于偏置电压bias来调整通过比较电压生成器cvg、单级放大器ssa和偏置电路bc而流向被供给地电压的接地节点的电流的量。例如，偏置电路bc可以起响应于偏置电压bias而允许电流流向接地节点的电流源的作用。偏置电路bc可以连接在箝位开关cs的栅极和接地节点之间并且可以包括通过偏置电压bias所控制的晶体管。例如，偏置电路bc可以包括nmos晶体管。

使能开关es可以连接在偏置电路bc和单级放大器ssa之间。使能开关es可以确定充电控制电路ccc3的激活或去激活。使能开关es可以连接在偏置电路bc和单级放大器ssa之间并且可以包括响应于放大使能信号en_a而操作的晶体管。当放大使能信号en_a被激活时，使能开关es的晶体管可以导通，并且因此充电控制电路ccc3可以被激活。当放大使能信号en_a被去激活时，使能开关es的晶体管可以关断，并且因此充电控制电路ccc3可以被去激活。例如，使能开关es可以包括pmos晶体管。

单级放大器ssa可以连接在比较电压生成器cvg和使能开关es之间。单级放大器ssa可以放大来自比较电压生成器cvg的比较电压vcom与充电节点cn的电压之间的差并且可以通过使能开关es来输出放大的电压作为箝位电压vclp。例如，单级放大器ssa可以包括连接到充电节点cn的栅极、被配置为从比较电压生成器cvg接收比较电压vcom的第一节点，以及通过使能开关es输出箝位电压vclp的第二节点。例如，单级放大器可以包括pmos晶体管。

比较电压生成器cvg可以输出根据参考电压vref所确定的比较电压vcom。比较电压生成器cvg可以具有被供给参考电压vref的栅极、与被供给电源电压vcc的电源节点相连接的第一节点以及输出比较电压vcom的第二节点。例如，比较电压生成器cvg可以包括nmos晶体管。

驱动器电路13可以利用低于当前电压(currentvoltage)的电压来驱动负载电路lc的内部导电路径或充电节点cn。以下，将更详细地描述驱动器电路13的操作。

当驱动器电路13被激活时，使能开关es可以导通。为了描述方便，省略关于使能开关es的进一步的描述。偏置电路bc可以起由偏置电压bias确定的恒定电流流动通过其的电流源的作用。比较电压生成器cvg可以将参考电压vref与电源电压vcc相比较以输出比较电压vcom作为比较结果，该比较电压vcom比电源电压vcc低了比较电压生成器cvg的晶体管的阈值电压。

因为向单级放大器ssa的第一节点供给比较电压vcom并且起电流源的作用的偏置电路bc连接到其第二节点，所以单级放大器ssa可以起共源(commonsource)放大器的作用。单级放大器ssa可以具有负增益。单级放大器ssa可以利用负增益来放大比较电压vcom与充电节点cn的电压之间的差，并且可以输出放大的电压作为箝位电压vclp。

在充电开始的初始状态，与比较电压vcom相比，负载电路lc的内部导电路径的电压或者充电节点cn的电压可以更高。因而，单级放大器ssa可以输出具有大于比较电压vcom和充电节点cn的电压之间的差的绝对值(例如，放大值)并且为负号的电压作为箝位电压vclp。可以通过箝位电压vclp使箝位开关cs导通，并且因此充电电路cc可以允许电流流动通过负载电路lc和充电节点cn。也就是说，负载电路lc的内部导电路径和充电节点cn的电压逐渐地减小到设置电压vset。

随着负载电路lc的内部导电路径和充电节点cn的电压减小，比较电压vcom和充电节点cn之间的电压差也可以逐渐地减小。当充电节点cn的电压达到比比较电压vcom低了单级放大器ssa的晶体管的阈值电压的电压时，单级放大器ssa可以输出具有地电平或者正电平的箝位电压vclp，并且因此箝位开关cs可以关断。也就是说，驱动器电路15可以允许充电节点cn的电压遵循以下电压，该电压比参考电压vref低了与比较电压生成器cvg的晶体管的阈值电压和单级放大器ssa的晶体管的阈值电压的总和相对应的电压。当参考电压vref被设置为以下电压时，可以利用其电平与设置电压vset的电平相同或类似的电压来驱动负载电路lc的内部导电路径或充电节点cn，该电压比设置电压vset高了与比较电压生成器cvg的晶体管的阈值电压和单级放大器ssa的晶体管的阈值电压的总和相对应的电压。详细地，可以通过放大器——例如，单级放大器ssa——来驱动箝位开关cs，并且因此驱动器电路13的驱动能力可以提高。

即使构成图5的充电控制电路ccc3的晶体管的数量小于构成图4的放大器ap的晶体管的数量，充电控制电路ccc2、充电控制电路ccc3也可以提供使用参考电压vref设置输出电压的目标电平并且通过放大增益提高驱动能力的相同的能力。具体地，图5的充电控制电路ccc3可以仅仅使用一个电流路径，并且因此与图4的放大器ap相比，充电控制电路ccc3可以消耗四分之一的电流。也就是说，当使用图5的充电控制电路ccc3时，可以维持设置输出电压的目标电平并且利用放大增益提高驱动能力的功能，但是驱动器电路13的电力消耗和面积可以减少。

图6是图示出类似于在图5中图示出的驱动器电路13的驱动器电路14的应用的框图。图6的驱动器电路14与图5的驱动器电路13的不同之处可以在于，没有向负载电路lc施加设置电压vset并且设置电压生成器svg还被包括在驱动器电路14中。设置电压生成器svg可以包括被供给设置电压vset的电压节点和晶体管。晶体管可以响应于充电使能信号en_ch来输出设置电压vset。例如，当通过激活的设置使能信号en_s使设置电压生成器svg的晶体管导通时，可以利用设置电压vset对充电节点cn或负载电路lc的内部导电路径进行充电。

在图6中，在设置电压生成器svg向箝位开关cs和充电电路cc之间的节点供给设置电压vset时，提供根据发明构思的示例实施例的示例。然而，发明构思的范围和精神可以不限于此。例如，设置电压生成器svg可以被改变为向与驱动器电路14中的充电节点cn电学地相连接的节点供给设置电压vset。例如，设置电压生成器svg可以被配置为向充电节点cn和箝位开关cs之间的节点供给设置电压vset，或者直接地向充电节点cn供给设置电压vset。

图7是图示出在图5中图示出的驱动器电路13的另一个应用的框图。在示例实施例中，图5的驱动器电路13可以是pmos类型，而图7的驱动器电路15可以是nmos类型。图5的驱动器电路13的箝位开关cs可以是pmos类型，而图7的驱动器电路15的箝位开关cs可以是nmos类型。另外，图7的驱动器电路15的充电控制电路ccc4在结构上可以不同于图5的驱动器电路13的充电控制电路ccc3。

与图5的充电电路cc相比，图7的充电电路cc'可以包括放电晶体管dt、设置晶体管st和电流源cus。放电晶体管dt可以连接在被供给电源电压vcc的电源节点和箝位开关cs之间。放电晶体管dt可以响应于放电使能信号en_d来操作。在对负载电路lc的内部导电路径或充电节点cn的放电时，可以激活放电使能信号en_d。当放电使能信号en_d被激活时，放电晶体管dt可以导通，并且因此负载电路lc的内部导电路径或充电节点cn可以与电源节点相连接。

设置晶体管st和电流源cus可以被串联连接在电源节点和箝位开关cs之间。设置晶体管st可以响应于充电使能信号en_ch来操作。当充电使能信号en_ch被激活时，设置晶体管st可以导通，并且因此负载电路lc的内部导电路径或充电节点cn可以与电流源cus相连接。在图7中，在设置晶体管st被安置在电源节点侧并且电流源cus被安置在箝位开关(cs)侧时，提供根据发明构思的示例实施例的示例。然而，发明构思的范围和精神可以不限于此。例如，设置晶体管st和电流源cus的位置可以改变。

此外，在放电晶体管dt与电源节点相连接时，在图7中提供根据发明构思的示例实施例的示例。然而，发明构思的范围和精神可以不限于此。例如，放电晶体管dt可以与电压节点而非接地节点相连接。例如，放电晶体管dt可以连接到被供给地电压的接地节点。

参考图7，充电控制电路ccc4可以包括偏置电路bc、使能开关es、单级放大器ssa以及比较电压生成器cvg。

偏置电路bc可以连接到箝位开关cs的栅极。偏置电路bc可以被配置为响应于偏置电压bias来调整通过比较电压生成器cvg、单级放大器ssa和偏置电路bc而流向被供给地电压的接地节点的电流的量。例如，偏置电路bc可以起响应于偏置电压bias而输出电流的电流源的作用。偏置电路bc可以连接在箝位开关cs的栅极和电源节点之间并且可以包括通过偏置电压bias所控制的晶体管。例如，偏置电路bc可以包括pmos晶体管。

使能开关es可以连接在偏置电路bc和单级放大器ssa之间。使能开关es可以确定充电控制电路ccc4的激活或者去激活。使能开关es可以连接在偏置电路bc和单级放大器ssa之间并且可以包括响应于放大使能信号en_a而操作的晶体管。当放大使能信号en_a被激活时，使能开关es的晶体管可以导通，并且因此充电控制电路ccc4可以被激活。当放大使能信号en_a被去激活时，使能开关es的晶体管可以关断，并且因此充电控制电路ccc4可以被去激活。例如，使能开关es可以包括nmos晶体管。

单级放大器ssa可以连接在比较电压生成器cvg和使能开关es之间。单级放大器ssa可以放大来自比较电压生成器cvg的比较电压vcom与充电节点cn的电压之间的差并且可以通过使能开关es来输出放大的电压作为箝位电压vclp。例如，单级放大器ssa可以包括连接到充电节点cn的栅极、被配置为从比较电压生成器cvg接收比较电压vcom的第一节点以及通过使能开关es输出箝位电压vclp的第二节点。例如，单级放大器ssa可以包括nmos晶体管。

比较电压生成器cvg可以输出根据参考电压vref所确定的比较电压vcom。比较电压生成器cvg可以具有被供给参考电压vref的栅极、与被供给地电压的接地节点相连接的第一节点以及输出比较电压vcom的第二节点。例如，比较电压生成器cvg可以包括pmos晶体管。

驱动器电路15可以利用高于当前电压的电压来驱动负载电路lc的内部导电路径或充电节点cn。以下，将更详细地描述驱动器电路13的操作。

当驱动器电路15被激活时，使能开关es可以接通。为了描述方便，省略关于使能开关es的进一步的描述。偏置电路bc可以起恒定电流流动通过其的电流源的作用。比较电压生成器cvg可以将参考电压vref与地电压相比较以输出比较电压vcom作为比较结果，该比较电压vcom比地电压高了比较电压生成器cvg的晶体管的阈值电压。

因为向单级放大器ssa的第一节点供给比较电压vcom并且起电流源的作用的偏置电路bc连接到其第二节点，所以单级放大器ssa可以起共源放大器的作用。单级放大器ssa可以具有负增益。单级放大器ssa可以利用负增益来放大比较电压vcom与充电节点cn的电压之间的差并且可以输出放大的电压作为箝位电压vclp。

在充电开始的初始状态，与比较vcom相比，负载电路lc的内部导电路径的电压或者充电节点cn的电压可以更低。因而，单级放大器ssa可以输出具有大于比较电压vcom和充电节点cn的电压之间的差的绝对值(例如，放大值)并且为正号的电压作为箝位电压vclp。可以通过箝位电压vclp使箝位开关cs导通，并且因此充电电路cc'可以允许电流流动通过负载电路lc和充电节点cn。也就是说，负载电路lc的内部导电路径和充电节点cn的电压可以逐渐地增加到设置电压vset。

随着负载电路lc的内部导电路径和充电节点cn的电压增加，比较电压vcom和充电节点cn的电压之间的电压差也可以逐渐地减小。当充电节点cn的电压达到比比较电压vcom高了单级放大器ssa的晶体管的阈值电压的电压时，单级放大器ssa可以输出具有地电平或者负电平的箝位电压vclp，并且因此箝位开关cs可以被关断。也就是说，驱动器电路15可以允许充电节点cn的电压遵循以下电压，该电压比参考电压vref高了与比较电压生成器cvg的晶体管的阈值电压和单级放大器ssa的晶体管的阈值电压的总和相对应的电压。当参考电压vref被设置为比设置电压vset低了与比较电压生成器cvg的晶体管的阈值电压和单级放大器ssa的晶体管的阈值电压的总和相对应的电压的电压时，可以利用其电平与设置电压vset的电平相同或类似的电压来驱动负载电路lc的内部导电路径或充电节点cn。具体地，可以通过放大器——尤其是单级放大器ssa——来驱动箝位开关cs，并且因此驱动器电路15的驱动能力可以提高。

即使构成图7的充电控制电路ccc4的晶体管的数量小于构成图4的放大器ap的晶体管的数量，充电控制电路ccc4也可以提供使用参考电压vref设置输出电压的目标电平并且通过放大增益提高驱动能力的相同的能力。具体地，图7的充电控制电路ccc4可以仅仅使用一个电流路径，并且因此与图4的放大器ap相比，充电控制电路ccc4可以消耗四分之一的电流。也就是说，当使用图7的充电控制电路ccc4时，可以维持设置输出电压的目标电平并且利用放大增益提高驱动能力的功能，但是驱动器电路15的电力消耗和面积可以减少。

图8是图示出驱动器电路16的应用的框图。图8的驱动器电路16与图7的驱动器电路15的不同之处可以在于，没有向负载电路lc施加设置电压vset并且设置电压生成器svg还被包括在驱动器电路15中。设置电压生成器svg可以包括被供给设置电压vset的电压节点和晶体管。晶体管可以响应于设置使能信号en_s来输出设置电压vset。例如，当通过激活的设置使能信号en_s使设置电压生成器svg的晶体管导通时，可以利用设置电压vset对充电节点cn或负载电路lc的内部导电路径进行充电。

在图8中，在设置电压生成器svg向箝位开关cs和充电电路cc'之间的节点供给设置电压vset时，提供根据发明构思的示例实施例的示例。然而，发明构思的范围和精神可以不限于此。例如，设置电压生成器svg可以被改变为向与驱动器电路16中的充电节点cn电学地相连接的节点供给设置电压vset。例如，设置电压生成器svg可以被配置为向充电节点cn和箝位开关cs之间的节点供给设置电压vset，或者直接地向充电节点cn供给设置电压vset。

参考图5至图8，描述了发明构思的各种示例实施例。图5至图8的驱动器电路中的至少两个可以被体现为单个负载电路。例如，减小充电节点的电压的图5和图6的驱动器电路之一，以及增加充电节点的电压的图7和图8的驱动器电路之一可以被体现为调整与单个负载电路有关的电压。

图9是图示出根据发明构思的示例实施例的驱动器电路被应用到其的非易失性存储器设备的框图。在示例实施例中，在图9中图示出nand闪速存储器设备。

参考图9，非易失性存储器设备110可以包括存储单元阵列111、行译码器电路113、页缓冲电路115、数据输入/输出电路117以及控制逻辑电路119。

存储单元阵列111可以包括多个存储块blk1至blkz。可以沿着列方向布置存储块blk1至blkz。每个存储块可以具有沿着行方向、列方向和高度方向扩展的三维结构。存储块blk1至blkz中的每个可以包括多个存储单元。存储块blk1至blkz中的每个可以通过至少一个串选择线ssl、多个字线wl以及至少一个地选择线gsl而连接到行译码器电路113。存储块blk1至blkz中的每个可以通过多个位线bl连接到页缓冲电路115。位线bl可以沿着列方向扩展，并且存储块blk1至blkz可以共同连接到位线bl。存储块blk1至blkz中的存储单元可以具有相同的结构。

在示例实施例中，存储块blk1至blkz中的每个可以是擦除操作的单位。可以按存储块来擦除存储单元阵列111中的存储单元。可以同时擦除存储块中的存储单元。在其他实施例中，每个存储块可以被划分为多个子块。可以按子块进行擦除。

在示例实施例中，存储块blk1至blkz中的每个可以包括按块地址区分的物理存储空间。字线wl中的每个可以对应于按行地址区分的物理存储空间。位线bl中的每个可以对应于按列地址区分的物理存储空间。

行译码器电路113可以通过多个地选择线gsl、多个字线wl和多个串选择线ssl连接到存储单元阵列111。行译码器电路113可以根据控制逻辑电路119的控制进行操作。行译码器电路113可以对通过输入/输出信道从控制器接收的地址进行译码，并且可以基于译码的地址来切换电压以被施加到至少一个串选择线ssl、字线wl和至少一个地选择线gsl。

例如，在编程操作期间，行译码器电路113可以向按地址选择的存储块中的所选择的字线施加编程电压。行译码器电路113也可以向所选择的存储块中的未被选择的字线施加通过电压(passvoltage)。在读取操作期间，行译码器电路113可以向所选择的存储块中的所选择的字线施加选择读取电压。行译码器电路113也可以向所选择的存储块中的未被选择的字线施加非选择读取电压。在擦除操作期间，行译码器电路113可以向所选择的存储块中的字线施加擦除电压(例如，地电压或者其电平类似于地电压的电平的电压)。

页缓冲电路115可以通过位线bl连接到存储单元阵列111。页缓冲电路115可以通过位线bl连接到存储单元阵列111。页缓冲电路115可以在控制逻辑电路119的控制之下进行操作。

在编程操作期间，页缓冲电路115可以存储将在存储单元中编程的数据。页缓冲电路115可以基于所存储的数据来向位线bl施加电压。例如，页缓冲电路115可以起写驱动的作用。在读取操作期间，页缓冲电路115可以读出位线bl上的电压并且可以存储读出的结果。例如，页缓冲电路115可以起读出放大器的作用。

数据输入/输出电路117可以通过数据线dl连接到页缓冲电路115。数据输入/输出电路117可以通过输入/输出信道向控制器输出由页缓冲电路115读取的数据，并且可以向页缓冲电路115传递通过输入/输出信道从控制器接收的数据。

控制逻辑电路119可以通过输入/输出信道从控制器接收命令，并且可以通过控制信道从其中接收控制信号。控制逻辑电路119可以响应于控制信号通过输入/输出信道接收命令，可以向行译码器电路113路由通过输入/输出信道接收的地址，以及可以向数据输入/输出电路117路由通过输入/输出信道接收的数据。控制逻辑电路119可以对所接收的命令进行译码并且可以基于译码的命令来控制非易失性存储器设备110。

在示例实施例中，在读取操作期间，控制逻辑电路119可以基于通过控制信道从控制器接收的读取使能信号/re来生成数据选通信号dqs。由此生成的数据选通信号dqs可以通过控制信道被输出到控制器。在编程操作期间，控制逻辑电路119可以通过控制信道从控制器接收数据选通信号dqs。

图10是图示出根据发明构思的示例实施例的存储块blka的电路图。参考图10，存储块blka可以包括多个单元串cs11至cs21和cs12至cs22。多个单元串cs11至cs21以及cs12至cs22可以沿着行方向和列方向被布置以构成行和列。

例如，沿着行方向布置的单元串cs11和cs12可以构成第一行，并且沿着行方向布置的单元串cs21和cs22可以构成第二行。沿着列方向布置的单元串cs11和cs21可以构成第一列，并且沿着列方向布置的单元串cs12和cs22可以构成第二列。

每个单元串可以包含多个单元晶体管。在每个单元串中，单元晶体管可以包括地选择晶体管gst、存储单元mc1至mc6以及串选择晶体管ssta和sstb。可以在与在其上沿着行和列布置单元串cs11至cs21和cs12至cs22的平面(例如，存储块blka的基板上的平面)垂直的高度方向上堆叠每个单元串中的地选择晶体管gst、存储单元mc1至mc6以及串选择晶体管ssta和sstb。

每个单元晶体管可以是其阈值电压根据在其绝缘层中所捕获的电荷的量而改变的电荷捕获类型单元晶体管。

最低的地选择晶体管gst的源可以共同连接到公共源极线csl。

第一行中的单元串cs11和cs12的地选择晶体管gsta的控制栅极可以共同连接到地选择线gsl1，并且第二行中的单元串cs21和cs22的地选择晶体管gstb的控制栅极可以共同连接到地选择线gsl2。也就是说，不同的行中的单元串可以连接到不同的地选择线。

在示例实施例中，可以修改或者改变存储块blka，使得连接到属于相同的行的地选择晶体管并且被放置在不同的高度的地选择线被连接到不同的地选择线。在示例实施例中，可以修改或者改变存储块blka，使得连接到属于不同的行的地选择晶体管并且被放置在相同的高度的地选择线被互联并且被共同控制。在示例实施例中，可以修改或者改变存储块blka，使得连接到地选择晶体管的地选择线被互联并且被共同控制。

共同连接到字线的是相对于基板(或地选择晶体管gst)被放置在相同的高度(或次序)的存储单元的控制栅极。连接到不同的字线wl1至wl6的是以不同的高度(或次序)放置的存储单元的控制栅极。例如，存储单元mc1可以共同连接到字线wl1。存储单元mc2可以共同连接到字线wl2。存储单元mc3可以共同连接到字线wl3。存储单元mc4可以共同连接到字线wl4。存储单元mc5可以共同连接到字线wl5。存储单元mc6可以共同连接到字线wl6。

在具有相同的高度(或次序)的单元串cs11至cs21和cs12至cs22的第一串选择晶体管ssta中，不同的行中的第一串选择晶体管ssta的控制栅极可以连接到不同的串选择线ssl1a和ssl2a。例如，单元串cs11和cs12的第一串选择晶体管ssta可以共同连接到串选择线ssl1a。单元串cs21和cs22的第一串选择晶体管ssta可以共同连接到串选择线ssl2a。

在具有相同的高度(或次序)的单元串cs11至cs21以及cs12至cs22的第二串选择晶体管sstb中，不同的行中的第二串选择晶体管sstb的控制栅极可以连接到不同的串选择线ssl1b和ssl2b。例如，单元串cs11和cs12的第二串选择晶体管sstb可以共同连接到串选择线ssl1b。单元串cs21和cs22的第二串选择晶体管sstb可以共同连接到串选择线ssl2b。

也就是说，不同的行中的单元串可以连接到不同的串选择线。具有相同的高度(或次序)并且属于相同的行的单元串的串选择晶体管可以连接到相同的串选择线。具有不同的高度(或次序)并且属于相同的行的单元串的串选择晶体管可以连接到不同的串选择线。

在示例性实施例中，相同的行中的单元串的串选择晶体管可以共同连接到串选择线。例如，第一行中的单元串cs11和cs12的串选择晶体管ssta和sstb可以共同连接到串选择线。第二行中的单元串cs21和cs22的串选择晶体管ssta和sstb可以共同连接到串选择线。

单元串cs11至cs21和cs12至cs22的列可以分别连接到不同的位线bl1和bl2。例如，第一列中的单元串cs11和cs21的串选择晶体管sstb可以共同连接到位线bl1。第二列中的单元串cs12和cs22的串选择晶体管sstb可以共同连接到位线bl2。

单元串cs11和cs12可以构成第一平面。单元串cs21和cs22可以构成第二平面。

在存储块blka中，放置在相同的高度的每个平面的存储单元可以构成物理页。物理页可以指的是按照其对存储单元mc1至mc6进行写入和读取的单位。例如，可以通过串选择线ssl1a、ssl1b、ssl2a以及ssl2b来选择存储块blka的一个平面。当导通电压被分别供给至串选择线ssl1a和ssl1b并且关断电压被分别供给至串选择线ssl2a和ssl2b时，第一平面中的单元串cs11和cs12可以连接到位线bl1和bl2。也就是说，可以选择第一平面。当导通电压被分别供给至串选择线ssl2a和ssl2b并且关断电压被分别供给至串选择线ssl1a和ssl1b时，第二平面中的单元串cs21和cs22可以连接到位线bl1和bl2。也就是说，可以选择第二平面。在选择的平面中，可以通过字线wl1至wl6来选择一行存储单元mc。在所选择的行中，选择电压可以被施加到第二字线wl2，并且非选择电压可以分别被施加到剩余的字线wl1和wl3至wl6。可以通过调整串选择线ssl1a、ssl1b、ssl2a和ssl2b以及字线wl1至wl6的电压来选择对应于第二平面的第二字线wl2的物理页。可以关于所选择的物理页中的存储单元mc2来执行写入或读取操作。

例如，可以在每个存储单元mc写入两个或更多个位。被写入属于一个物理页的存储单元的位可以用于定义逻辑页。被写入属于一个物理页的存储单元的第一位可以构成第一逻辑页。被写入属于一个物理页的存储单元的第n位可以构成第n逻辑页。逻辑页可以指的是数据存取单位。当关于一个物理页执行读取操作时，可以按逻辑页访问数据。

在存储块blka中，可以按存储块或按子块来擦除存储单元mc1至mc6。当按存储块执行擦除时，可以根据擦除请求(例如，来自外部控制器的擦除请求)来同时地擦除存储块blka中的所有存储单元mc。当按子块执行擦除时，可以根据擦除请求(例如，来自外部控制器的擦除请求)同时地擦除存储块blka中的存储单元mc的一部分，并且其他存储单元mc可以被禁止擦除。可以向连接到将被擦除的存储单元mc的字线供给低电压(例如，地电压或者其电平类似于地电压的电平的低电压)，并且连接到禁止擦除的存储单元mc的字线可以浮置。

图10中示出的存储块blka是示例。然而，发明构思的范围和精神可以不限于此。例如，单元串的行的数量可以增大或减小。随着单元串的行的数量改变，串或地选择线的数量和连接到位线的单元串的数量也可以改变。

单元串的列的数量可以增大或减小。随着单元串的列的数量改变，连接到单元串的列的位线的数量和连接到串选择线的单元串的数量也可以改变。

单元串的高度可以增大或减小。例如，在每个单元串中堆叠的地选择晶体管、存储单元或者串选择晶体管的数量可以增大或减小。

在示例实施例中，物理页中的存储单元mc可以对应于至少三个逻辑页。例如，可以在存储单元mc中将k个位(k是2或更多的整数)编程。物理页的存储单元mc可以存储k个逻辑页，该k个逻辑页中的每个由分别在存储单元mc中被编程的第n位组成。

如上所述，存储块blka可以被体现为三维存储器阵列。可以在基板(例如，诸如硅的半导体基板或者绝缘体上半导体基板)上单片地(monolithically)形成3d存储器阵列。3d存储器阵列可以包括具有安置在基板上的有源区域的存储单元的两个或更多个物理级(physicallevel)和与那些存储单元的操作相关联的电路，不管此类相关联的电路是在此类基板之上还是在其内。阵列的每个级(level)的层被直接地沉积在阵列的每个在下的级(underlyinglevel)的层上。

在发明构思的示例实施例中，3d存储器阵列包括被垂直地定向使得至少一个存储单元位于另一个存储单元上的垂直nand串(或单元串)。至少一个存储单元mc可以包括电荷捕获层。每个垂直nand串还可以包括放置在存储单元mc上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储单元mc相同的结构并且可以利用存储单元mc被一致地形成。

通过引用整体并入于此的以下专利文献描述了用于三维存储器阵列的适当的配置，其中，三维存储器阵列被配置为多个级，在级之间共享字线和/或位线：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公开第2011/0233648号。

如上所述，存储块blk1至blkz可以共享位线bl。每个位线可以与每个存储块中的多个单元串相连接。由于每个位线的电阻负载和电容负载，因此可能花费很多时间来将每个位线驱动至高达目标电压。根据发明构思的示例实施例的驱动器电路13、14、15或者16可以用于减少驱动每个位线高达目标电压所花费的时间。同样地，根据发明构思的示例实施例的驱动器电路13、14、15或者16可以用于减少驱动每个字线高达目标电压所花费的时间。

图11是图示出根据发明构思的示例实施例的驱动器电路被应用到的页缓冲电路115的一部分的框图。在示例实施例中，在图11中图示出与一个位线bl相对应的页缓冲电路115的组件。参考图11，页缓冲电路115_1可以包括连接到位线bl的预充电电路pc和页缓冲器pb。

页缓冲器pb可以包括读出(sense)锁存器sl、第一转储电路(dumpcircuit)dc1、第一数据锁存器dl1至第k数据锁存器dlk、第二转储电路dc2以及高速缓存锁存器cl。

读出锁存器(senselatch)sl可以执行其中基于存储的位来向位线bl施加电压(例如，设置电压vset)的偏置操作或者其中位根据位线bl上的电压位进行存储的读出操作。读出锁存器ll可以存储通过第一转储电路dc1传递的位可以向第一转储电路dc1传递存储于其中的位。

第一转储电路dc1可以基于存储在数据锁存器dl1至dlk中的位来将位存储在读出锁存器sl，或者可以执行转储操作以向数据锁存器dl1至dlk之一传递存储在读出锁存器sl中的位。

数据锁存器dl1至dlk中的每个可以存储通过第一转储锁存器dc1从读出锁存器sl传递的位，即，从连接到位线bl的存储单元读取的位。替换地，数据锁存器dl1至dlk可以存储将通过第一转储锁存器dc1传递到读出锁存器sl的位，即，将被写入连接到位线bl的存储单元的位。从第一数据锁存器dl1至第k数据锁存器dlk中所选择的数据锁存器可以向第二转储电路dc2传递存储于其中的位。从第一数据锁存器dl1至第k数据锁存器dlk中所选择的数据锁存器可以存储从第二转储电路dc2传递的位。数据锁存器dl1至dlk的数量可以与将被写入连接到位线bl的存储单元的位的数量相同或者大于该数量。

第二转储电路dc2可以向高速缓存锁存器cl传递存储在从数据锁存器dl1至dlk中选择的数据锁存器中的数据。第二转储电路dc2可以向从数据锁存器dl1至dlk中选择的数据锁存器传递存储在高速缓存锁存器cl中的位。

预充电电路pc可以包括参考图5至图8所描述的驱动器电路13至16中的一个或多个。例如，预充电电路pc可以被配置为利用设置电压vset(例如，电源电压)对位线bl进行充电。在这时，预充电电路pc可以使用一个或多个驱动器电路控制位线bl，以便遵循与设置电压vset的电平相同或类似的电平。在通过读出锁存器sl在位线bl建立设置电压vset(例如，电源电压或者地电压)时，可以将位线bl的电压调整为遵循与设置电压vset的电平相同或类似的电平。

在示例实施例中，读出锁存器sl可以包括参考图5至图8所描述的驱动器电路13至16中的一个或多个。例如，读出锁存器sl可以被配置为基于存储于其中的位在位线bl建立地电压或电源电压。读出锁存器sl可以使用一个或多个驱动器电路来执行以上描述的偏置操作。

图12是图示出根据发明构思的示例实施例的驱动器电路被应用到的行译码器电路113的一部分的框图。在示例实施例中，在图12中图示出与一个存储块相对应的行译码器电路113_1的组件。参考图12，行译码器电路113_1可以包括分别连接到存储块的字线wl1至wln、块译码器bdec和字线驱动器wld的传输(pass)晶体管。

字线驱动器wld可以被配置为驱动多个内部线si。在示例实施例中，通过字线驱动器wld驱动的内部线si的数量可以与属于一个存储块的字线的数量相同。内部线si可以对应于每个存储块的字线。

块译码器bdec可以基于提供给行译码器电路113_1的块地址来选择多个存储块blk1至blkz之一(参考图9)。块译码器bdec可以使与所选择的存储块相对应的传输晶体管ptr导通。也就是说，块译码器bdec可以分别将所选择的存储块的字线wl1至wln电学地连接至内部线si。

字线驱动器wld可以包括参考图5至8所描述的驱动器电路13至16中的一个或多个。字线驱动器wld可以使用一个或多个驱动器电路来驱动内部线si和字线wl1至wln。

可以将驱动地选择线gsl的地选择线驱动器和驱动串选择线ssl的串选择线驱动器包括在行译码器电路113_1中。串选择线路驱动器和地选择线驱动器中的每个可以被配置为使用一个或多个驱动器电路来驱动对应的选择线。

图13是图示出根据发明构思的示例实施例的驱动器电路被应用到其的驱动器电路的非易失性存储器设备的另一个示例的框图。在示例实施例中，在图13中图示出交叉点类型存储器设备。交叉点类型存储器设备可以具有与字线和位线相连接的存储单元被安置在字线和位线的交叉处(交叉点)的结构。在示例实施例中，诸如电阻随机存取存储器(rram)、相变ram(pram)、铁电ram(feram)和磁性ram(mram)之类的非易失性ram可以被实施为具有交叉点类型。

参考图13，非易失性存储器设备210可以包括存储单元阵列211、行译码器电路213、读出放大器和写驱动器电路215、数据输入/输出电路217和控制逻辑电路219。

存储单元阵列111可以包括多个存储器拼块tile1至tilez。可以沿着高度方向来布置存储器拼块tile1至tilez。每个存储器拼块可以具有沿着行方向、列方向和高度方向扩展的三维结构。存储器拼块tile1至tilez可以通过多个全局字线gwl而共同连接到行译码器电路213。存储器拼块tile1至tilez可以通过多个全局位线gbl而共同连接到读出放大器和写驱动器电路215。

每个存储器拼块可以包括多个存储单元。每个存储器拼块的多个存储单元可以连接到分别与全局字线gwl相连接的多个字线。属于每个存储器拼块的字线可以与其他存储器拼块无关。每个存储器拼块的多个存储单元可以连接到分别与全局位线gbl相连接的多个位线。属于每个存储器拼块的位线可以与其他存储器拼块无关。

行译码器电路213可以通过全局位线gbl连接到存储单元阵列211。行译码器电路213可以根据控制逻辑电路219的控制进行操作。行译码器电路213可以对通过输入/输出信道从控制器接收的地址进行译码并且可以基于译码的地址来控制要被施加到全局字线gwl的电压。

读出放大器和写驱动器电路215可以通过全局位线gbl连接到存储单元阵列211。读出放大器和写驱动器电路215可以通过多个数据线dl连接到数据输入输出电路217。读出放大器和写驱动器电路215可以在控制逻辑电路219的控制之下进行操作。

数据输入/输出电路217可以通过数据线dl连接到读出放大器和写驱动器电路215。数据输入/输出电路217可以通过输入/输出信道来向控制器输出由读出放大器和写驱动器电路215读取的数据，并且可以向读出放大器和写驱动器电路215传递通过输入/输出信道从控制器接收的数据。

控制逻辑电路219可以通过输入/输出信道从控制器接收命令，并且可以通过控制信道从其中接收控制信号。控制逻辑电路219可以响应于控制信号通过输入/输出信道接收命令，可以向行译码器电路213路由通过输入/输出信道接收的地址，并且可以向数据输入/输出电路217路由通过输入/输出信道接收的数据。控制逻辑电路219可以对所接收的命令进行译码并且可以基于译码的命令来控制非易失性存储器设备210。

图14是图示出根据发明构思的示例实施例的存储器拼块tilek的电路图。如图14中所图示地那样，存储器拼块tilek可以包括沿着高度方向顺序地堆叠的字线和位线。例如，在图14中，位线bl1_1和bl1_2可以被安置在第一平面。位线bl1_1和bl1_2可以沿着列方向扩展并且可以沿着行方向彼此隔开。

字线wl1_1和wl1_2可以被安置在第一平面上的第二平面。字线wl1_1和wl1_2可以沿着行方向扩展并且可以沿着列方向彼此隔开。

存储单元可以被形成在第一平面和第二平面之间并且可以被分别安置在位线bl1_1和bl1_2以及字线wl1_1和wl1_2的交叉点。每个存储单元可以连接到字线和位线。

位线bl2_1和bl2_2可以被安置在第二平面上的第三平面。位线bl2_1和bl2_2可以沿着列方向扩展并且可以沿着行方向彼此隔开。

存储单元可以被形成在第二平面和第三平面之间并且可以被分别安置在位线bl2_1和bl2_2以及字线wl1_1和wl1_2的交叉点。每个存储单元可以连接到字线和位线。

字线wl2_1和wl2_2可以被安置第三平面上的第四平面。字线wl2_1和wl2_2可以沿着行方向扩展并且可以沿着列方向彼此隔开。

存储单元可以被形成在第三平面和第四平面之间并且可以被分别安置在位线bl2_1和bl2_2以及字线wl2_1和wl2_2的交叉点。每个存储单元可以连接到字线和位线。

每个存储单元可以包括可变电阻器元件vr和选择元件s。当字线和位线的电压属于第一条件时，可变电阻器元件vr的电阻值可以增加(例如，可以被置位(set)或写入)。当字线和位线的电压属于第二条件时，可变电阻器元件vr的电阻值可以减小(例如，可以被复位或擦除)。当字线和位线电压不属于第一条件和第二条件时，可变电阻器元件vr的电阻值可以被维持。

选择元件s可以包括二极管。选择元件s可以提供对对应的存储单元的选择。例如，选择元件s可以通过基于字线和位线的电压使电流通过来选择对应的存储单元。选择元件s可以通过基于字线和位线的电压来阻挡电流而不选择对应的存储单元。在示例实施例中，选择元件s可以由来晶体管替代。在示例实施例中，代替使用选择元件s，控制字线和位线的电压的方法可以用于选择每个存储单元。例如，通过利用相同的电压来设置连接到未被选择的存储单元的字线和位线，没有电流可以流向未被选择的存储单元。通过利用不同的电压来设置连接到未被选择的存储单元的字线和位线，电流可以流向未被选择的存储单元。在使用调整电压的方法而不是选择元件s的情况下，每个存储单元可以不包括选择元件s。

可变电阻器元件vr可以是电阻类型、相变类型、磁性类型或者铁电类型。

如上所述，存储器拼块tile1至tilez可以共享全局位线gbl。每个全局位线可以与每个存储器拼块中的多个位线相连接。由于每个全局位线的电阻负载和电容负载，因此可以花费很多时间来将每个全局位线驱动至高达目标电压。根据发明构思的示例实施例的驱动器电路13、14、15或16可以用于减少驱动每个全局位线高达目标电压所花费的时间。同样地，根据发明构思的示例实施例的驱动器电路13、14、15，或者16可以用于减少驱动每个全局字线高达目标电压所花费的时间。

图15是部分地图示出根据发明构思的示例实施例的驱动器电路被应用到其每个的行译码器电路213_1以及读出放大器和写驱动器电路215_1的框图。

参考图15，行译码器电路213_1可以包括与全局字线gwl相对应的全局字线驱动器。全局字线驱动器可以被配置为使用参考图5至8所描述的驱动器电路13至16中的一个或多个来驱动全局字线。

8读出放大器和写驱动器电路215_1可以包括驱动全局位线的全局位线驱动器。全局位线驱动器215_1可以被配置为使用参考图5至图8所描述的驱动器电路13至16中的一个或多个来驱动全局位线gbl。

图16是图示出根据发明构思的示例实施例的存储设备100的框图。参考图16，存储设备100可以包括非易失性存储器设备110、控制器120和随机存取存储器(ram)130。

非易失性存储器设备110可以在控制器120的控制下执行写入、读取或擦除操作。非易失性存储器设备110可以通过输入/输出信道从控制器120接收命令和地址。非易失性存储器设备110可以通过输入/输出信道与控制器120交换数据。

非易失性存储器设备110可以包括闪速存储器。然而，发明构思的范围和精神可以不限于此。例如，非易失性存储器设备110可以包含诸如相变ram(pram)、磁性ram(mram)、电阻式ram(rram)和铁电ram(feram)之类的非易失性存储器设备中的至少一个。

控制器120可以是被配置为访问非易失性存储器设备110的存储器控制器。例如，控制器120可以通过输入/输出信道和控制信道来控制非易失性存储器设备110，以便执行写入、读取或擦除操作。

控制器120可以在外部主机设备(未图示)的控制下控制非易失性存储器设备110。例如，控制器120可以基于与用于非易失性存储器设备110的通信的格式不同的格式来与外部主机设备进行通信。控制器120向非易失性存储器设备110输送的数据的单位可以不同于控制器120向外部主机设备输送的数据的单位。

控制器120可以使用ram130作为工作存储器、缓冲存储器或者高速缓存存储器。控制器120可以将管理非易失性存储器设备110所需要的数据或代码存储在ram130。例如，控制器120可以从非易失性存储器设备110读取管理非易失性存储器设备110所需要的数据或代码，并且可以将所读取的数据或代码加载在ram130上用于驱动。

ram130可以包括各种随机存取存储器中的至少一个，诸如但不限于静态ram(sram)、动态ram(dram)、同步dram(sram)、pram、mram、rram和fram。

存储设备100可以包括固态驱动器(ssd)或者硬盘驱动(hdd)。存储设备100可以包括存储卡，诸如pc卡(个人计算机存储器卡国际联合会(pcmcia))、紧凑式闪速(cf)卡、智能媒体卡(例如，sm、smc)、记忆棒、多媒体卡(例如，mmc、rs-mmc、mmcmicro)、sd卡(例如，sd、迷你sd(minisd)、微型sd(microsd)、sdhc)、通用串行总线(usb)存储卡以及通用闪速存储(ufs)。存储设备100可以包括嵌入式存储器，诸如嵌入式多媒体卡卡(emmc)、ufs以及ppn(理想页nand)。

在图16中，在ram130被安置在控制器120外部时，提供根据发明构思的示例实施例的示例。然而，发明构思的范围和精神可以不限于此。例如，存储设备100可以不包括安置在控制器120外部的ram130。控制器120可以使用内部ram作为缓冲存储器、工作存储器或者高速缓存存储器。

如参考图1至15所描述地那样，当参考图5至图8所描述的驱动器电路13至16中的一个或多个被应用于非易失性存储器设备110时，非易失性存储器设备110的操作速度可以提高，并且其复杂度和面积可以减小。这可以意味着非易失性存储器设备110的操作速度提高并且其复杂度和面积减小。此外，非易失性存储器设备110和存储设备110的制造成本可以减少。

图17是图示出根据发明构思的示例实施例的计算设备1000的框图。参考图17，计算设备1000可以包括处理器1100、ram1200、存储设备1300、调制解调器1400和用户接口1500。

处理器1100可以控制计算设备1000的总体操作并且可以执行逻辑操作。处理器1100可以是基于包括物理地被配置为执行通过代码或程序中所包括的命令所表示的操作的电路的硬件的数据处理设备。例如，处理器1100可以是片上系统(soc)。处理器1100可以是通用处理器、专用处理器或应用处理器。

ram1200可以与处理器1100进行通信。ram1200可以是处理器1100或计算设备1000的主存储器。处理器1100可以暂时地将代码或数据存储在ram1200。处理器1100可以使用ram1200执行代码并且可以处理数据。处理器1100可以使用ram1200来执行诸如操作系统和应用之类的各种软件。处理器1100可以使用ram1200来控制计算设备1000的总体操作。ram1200可以包括诸如sram、dram、sdram等等的易失性存储器，或者诸如pram、mram、rram、fram等等的非易失性存储器。

存储设备1300可以与处理器1100进行通信。存储设备1300可以用于长时间地存储数据。也就是说，处理器110可以将要被长时间地存储的数据存储在存储设备1300。存储设备1300可以存储用于驱动计算设备1000的引导镜像。存储设备1300可以存储诸如操作系统和应用之类的各种软件的源代码。存储设备1300可以存储通过诸如操作系统和应用之类的各种软件处理的数据。

在示例实施例中，处理器1100可以将存储在存储设备1300的源代码加载到ram1200上并且可以执行代码，由此驱动诸如操作系统、应用等等的各种软件。处理器1100可以将存储在存储设备1300的数据加载到ram1200上并且可以处理加载在ram1200上的数据。处理器1100可以将存储在ram1200的数据当中的长期数据存储在存储设备1300。

存储设备1300可以包括非易失性存储器，诸如但不限于闪速存储器、pram、mram、rram或fram。

调制解调器1400可以在处理器1100的控制下与外部设备进行通信。例如，调制解调器1400可以按照有线或无线方式与外部设备进行通信。调制解调器1400可以基于无线通信方式或有线通信方式中的至少一个来与外部设备进行通信，无线通信方式诸如长期演进(lte)、wimax、全球移动通信系统(gsm)、码分多址(cdma)、蓝牙、近场通信(nfc)、wi-fi、射频识别(rfid)等等；有线通信方式诸如通用串行总线(usb)、sata、hsic、scsi、火线、外围组件互联(pci)、高速pci(pcie)、高速非易失性存储器(nvme)、通用闪速存储(ufs)、安全数字(sd)、sdio、通用异步收发器(uart)、串行外围接口(spi)、高速spi(hs-spi)、rs232、内置集成电路(i2c)、hs-i2c、集成芯片内置声音(i2s)、索尼/飞利浦数字接口(s/pdif)、多媒体卡(mmc)、嵌入mmc(emmc)等等。

用户接口1500可以在处理器1100的控制下与用户进行通信。例如，用户接口1500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、照相机、麦克风、陀螺仪传感器和振动传感器之类的用户输入接口。用户接口150可以另外包括诸如液晶显示器(lcd)、有机发光二极管(oled)显示设备、有源矩阵oled(amoled)显示设备、发光二极管(led)、扬声器和电机之类的用户输出接口。

如参考图1至图15所描述地那样，当参考图5至图8所描述的驱动器电路13至16中的一个或多个被应用于存储设备1300时，存储设备1300的操作速度可以提高，并且其复杂度和面积可以减小。这可以意味着计算设备1000的操作速度被提高并且其复杂度和面积被减小。此外，存储设备1300和计算设备1000的制造成本可以减少。

根据发明构思的示例实施例，驱动器电路可以被配置为使用放大器来驱动箝位晶体管。因此，驱动器电路的驱动能力可以提高。此外，驱动器电路可以由单级放大器组成。因此，构成驱动器电路的晶体管的数量可以减少，并且因此驱动器电路的面积可以减小。

即使已经参考本申请的图3和图5至图8描述了根据示例实施例的驱动器电路的硬件实施(例如，特定电路)，但本领域普通技术人员会理解驱动模块能够替换地实施以上描述的驱动器电路的特征。例如，驱动模块可以包括驱动存储器(例如，存储器设备)和被配置为执行存储在驱动存储器中的计算机可读代码(例如，软件)的控制器(例如，微处理器)，其中，计算机可读代码将控制器变换为专用控制器，该专用控制器被配置为执行在本文中所描述的操作中的一些或所有，如由在根据本申请的图3和图5至图8中的示例实施例的驱动器电路中的一个或多个所执行地那样。

应当理解，应当仅仅以描述性的含义而非限制的目的来考虑在本文描述的示例性实施例。在根据示例实施例的每个设备或方法内的特征或方面的描述典型地应当被认为可用于根据示例实施例的其他设备或方法中的其他类似的特征或方面。尽管已经具体地示出和描述了一些示例实施例，但本领域普通技术人员将理解的是，可以在不背离权利要求的精神和范围的情况下在其中进行形式和细节方面的变化。