技术领域
公开了一种用于读取非易失性存储器单元的改进的读出放大器。
背景技术：
使用浮栅而在其上存储电荷的非易失性半导体存储器单元及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列在本领域中是熟知的。通常，此类浮栅存储器单元一直是分裂栅类型或叠栅类型的。
读操作通常使用读出放大器在浮栅存储器单元上进行。用于该目的的读出放大器在美国专利No. 5,386,158（“’158专利”）中有所公开，该专利以引用方式并入本文以用于所有目的。’158专利公开了使用汲取已知量的电流的参考单元。’158专利依赖于镜射由参考单元汲取的电流的电流镜，以及镜射由所选存储器单元汲取的电流的另一电流镜。然后对每个电流镜中的电流进行比较，并可基于哪一电流更大来确定存储在存储器单元中的值（例如0或1）。
另一种读出放大器在美国专利No. 5,910,914（“’914专利”）中有所公开，该专利以引用方式并入本文以用于所有目的。’914专利公开了用于可存储多于一位数据的多层浮栅存储器单元或MLC的读出电路。其公开了使用多个参考单元，这些参考单元用来确定存储器单元中存储的值（例如00、01、10或11）。
在现有技术中还已知的是对称存储体对，其中存储器系统包括相等大小的两个（或两个的其他倍数）存储器阵列。在任何特定的时间，都仅读取或写入这两个条中的一个。在现有技术中，通常使用单独的参考单元电路以与进行读取的存储器单元进行比较，并且使用该比较来确定存储器单元的值。这种现有技术系统可受到系统的寄生电容变化的负面影响。
需要一种具有改进的设计的读出电路，以使用未使用的存储器阵列中的位线从而以比现有技术更可靠的方式提供参考值。
现有技术中的另一挑战在于：如果存在因一个或多个晶体管中的缺陷导致的明显泄漏电流，则存储器系统可提供不正确的值。
需要一种存储器系统，其可执行自检操作以识别存储器系统中具有超过可接受阈值的泄漏电流的位线。
技术实现要素：
通过使用下列读出电路解决了上述问题和需求，该读出电路对一个内存条中的存储位与通过访问字线无效的另一内存条中的相同位线而生成的位进行比较，其中后者将提供读出电路在确定存储位的值时使用的参考值。在这种方法中，随着读取地址变化，用于提供参考值的位线通常每次读操作都将变化。这消除了对单独的参考单元电路的需求。
在另一个实施例中，通过在未使用的存储器阵列中采用固定位线，从而提供与另一存储器阵列中的所选单元进行比较的参考值解决了上述问题和需求。
在另一个实施例中，公开了一种可执行自检以识别具有约为可接受阈值的泄漏电流的位线的电路。
附图说明
图1示出存储器阵列和改进的读出电路的实施例。
图2示出存储器阵列和改进的读出电路的另一个实施例。
图3示出用于一位的读出电路的实施例。
图4示出具有用于识别具有不可接受的泄漏电流的位线的自检电路的读出电路的实施例。
具体实施方式
现在将参考图1描述实施例。存储器系统100包括通常为浮栅存储器单元的相同存储器阵列的阵列30和阵列40。地址线80携带对其施加读或写操作的存储器位置的地址信号。地址解码器10和地址解码器20对地址线80上携带的地址解码，并激活阵列30或阵列40中的适当字线和位线，以便从正确的位置读取数据字，或将数据字写入正确位置。作为这种操作的一部分，地址解码器10控制位线多路复用器50，并且地址解码器20控制位线多路复用器60。
例如，在阵列30中的特定地址的读操作期间，将在阵列30中激活适当的字线X和位线Y，并且位线多路复用器50将来自阵列30中的该位置的字95作为输入输出至比较器70。同时，阵列40的所有字线都切断，因为读操作不涉及阵列40。在阵列40中激活与在阵列30中所激活的相同的位线Y，并且位线多路复用器60将来自位线Y的字96作为输入输出至比较器70。因为未激活阵列40的字线，所以字96将不组成存储在阵列40中的数据，相反，代表存储在位线多路复用器60内的预充电电压。这种电压被比较器70用作参考电压。比较器70将比较字95和字96。本领域的普通技术人员将理解，字95包含一位或多位，并且字96包含一位或多位。比较器70包括用于字95内以及字96内的每一位的比较器电路。也就是说，如果字95和字96每个都为8位，则比较器70将包括8个比较器电路，其中每个比较器电路将比较来自字95的一位与处于字96内的相同位置的一位。输出线90包含每个位对的比较结果。
如果字95内的位高于字96内的相应位，则将其解释为“0”，并且输出线90将在该位置包含“0”。如果字95内的位等于或低于字96内的相应位，则将其解释为“1”，并且输出线90将在该位置包含“1”。
本领域的普通技术人员将认识到，每次当前地址的位线变化时，图1的实施例都需要通过位线多路复用器50和位线多路复用器60进行转换操作，所述当前地址通常随着每次读操作而变化。
现在将参考图2描述另一个实施例。使用许多与图1中相同的结构，并且如果标号与图1相同，则将不再描述。地址解码器110和地址解码器120分别为地址解码器10和地址解码器20的修改形式。特别地，在读操作期间，与不在读取的阵列相关的地址解码器将引起该阵列内的固定位线被激活。在之前所讨论的相同例子中，位线多路复用器50将仍从字线X和位线Y输出字95（其为处于期望读取的地址处的字），但是位线多路复用器现在将从位线Z输出字97，并且无论何时从阵列30中读取任何位置的数据就将如此。因为未激活阵列40的字线，所以字96将不组成存储在阵列40中的数据，相反，代表存储在位线多路复用器60内的预充电电压。类似地，无论何时从阵列40中的任何位置读取数据，位线多路复用器50就将从位线Z输出字。也就是说，对于每次比较使用相同的位线位置，这消除了将在图1的实施例中招致的任何转换操作和相关的功率消耗。
位线Z可为永不与阵列30或阵列40中的任何实际存储器位置一起使用的“虚拟”线，或其可为与阵列30或阵列40中的实际存储器位置一起使用的位线。与图1的实施例相同，存储器系统200使用比较器70比较字95和字96，而所得的输出出现在输出线90上。
将不参考图3描述图1和图2的比较器70。图3示出关于一位的比较器70。应当理解，该电路可为其他位而重复。图3假定已经激活了适当的字线和位线，从而选择用于读操作的所选单元330，在该例子中，所选单元330可为阵列30中的单元。所选单元340为阵列40中的单元，其对应于与阵列30中的所选单元310相同的字线和位线。
PMOS晶体管210为来自参考单元（未示出）的电流镜，并因此镜射参考单元中存在的电流。PMOS晶体管230为用于PMOS晶体管210的级联装置。PMOS晶体管210的源极和PMOS晶体管220的源极每个都连接至VDD，VDD为电压源。在该实施例中，VDD生成1.8伏的电压，但是本领域的普通技术人员将理解，VDD可生成其他电压。PMOS晶体管210的漏极连接至PMOS晶体管230的源极。
PMOS晶体管220和PMOS晶体管240一起形成“虚拟”装置，其用于执行与PMOS晶体管210和PMOS晶体管230的寄生负荷平衡。
所选单元330为存储器阵列30中将被读取的单元。如早前对图1和图2所述，所选单元340为存储器阵列40中也被“读取”的单元。取决于所选单元330中存储的值，PMOS晶体管210与所选单元330之间的电流差将对节点320充电或放电。然而，节点310将保持不变，并因此用作可靠的参考点。
PMOS晶体管250和PMOS晶体管260由ATDb信号控制，ATDb信号为地址转变检测(ATD)信号的补充。ATD信号在读取循环开始时生效，并可用于（在别处）闩锁用于读操作的新地址。因而，在读操作开始时，PMOS晶体管250和PMOS晶体管260打开。PMOS晶体管250的源极和PMOS晶体管260的源极连接至VBL，VBL为在预充电操作期间使用的电压。在该实施例中，VBL生成在0.5-1.0伏范围内的电压，但是本领域的普通技术人员将认识到，可将其他电压用于VBL。当PMOS晶体管250和PMOS晶体管260打开时，在读操作开始时对节点310和节点320预充电。在该时间中，PMOS晶体管280和NMOS晶体管270也打开，因为它们的栅极分别由ATDb和ATD信号控制，并且这将通过PMOS晶体管280和NMOS晶体管270连接节点320和310。
当PMOS晶体管250和PMOS晶体管260关闭时，节点320和节点320将保持预充电电压，并且节点320的寄生电容和节点320的寄生电容将保持该预充电电压。在PMOS晶体管250和PMOS晶体管260关闭后，PMOS晶体管210和PMOS晶体管220打开。如果所选单元330正在存储“0”，则节点320处的电压将从预充电电压降低为约0伏的电压。如果所选单元330正在存储“1”，则节点320处的电压将从预充电电压升高为约VDD的电压。
节点320和节点310为比较器290的输入。如果节点310大于或等于节点320，则比较器290将输出“0”，可将其解释为意指所选单元330正在存储“1”。如果节点310小于节点320，则比较器290将输出“1”，可将其解释为意指所选单元330正在存储“0”。
因而，图2和图3的系统为确定存储在所选单元330中的位的读出电路。通过使用与所选电压/电流相同的装置（这里是PMOS晶体管240和节点330以及用于相同位线中的其他单元的相同结构）而受益。与现有技术系统相比，还节省了额外的功率，这是因为这种系统不像现有技术系统中一样使用任何位线箝位电路。
图2和图3的系统具有噪声抗扰性的额外优点。因为阵列30和40对称，并且图3的读出电路对称，所以将最大程度降低任何共同噪声。
在图4中示出另一个实施例。图4的系统包括图3的部件，这些部件与图3中编号相同，并且执行与图3中相同的操作。图4的系统还包括可用于识别显示出不可接受的泄漏水平的位线的一些额外部件。
可在制造期间或在现场操作中执行自检。在这种模式下，擦除所有存储器单元，并且禁用所有字线。一次选择每个阵列中的一个位线，并将图4中的电路用于测试每个所选位线中的一个所选单元。应当理解，可将相同的电路用于所选位线内的每个其他位。
在图4的电路中，PMOS晶体管350打开并且向节点310提供DC偏置。PMOS晶体管的源极连接至VDD，并且其漏极连接至节点310。PMOS晶体管360提供参考电流，称为IREF2。选择PMOS晶体管360的参数，以便IREF等于作为位线内的位的泄漏电流可接受的最大电流水平。因为已经擦除了所有存储器单元，所以所选单元330将存储“0”，并且PMOS晶体管将打开。
PMOS晶体管360提供的DC偏置电流被设为水平IREF，其可被设置成所选位线的最大可允许泄漏电流水平。所选位线的实际泄漏为电流ILEAK。如果在所选位线中不存在泄漏，则ILEAK将为0安培。在这种自检模式期间，PMOS晶体管210和PMOS晶体管230关闭。IREF和ILEAK之间的电流差将对节点320充电或放电。
如果ILEAK > IREF，则节点320将放电，并且然后比较器290将在输出300输出“1”，其指示存在不可接受量的泄漏电流。控制器500任选地被配置成将该特定位线记录为不可用的位线，并且之后控制器400将在操作期间以另一位线（诸如冗余位线）代替该位线。
如果ILEAK < IREF，则节点330将充电，并且比较器290将在输出300输出“0”，其指示存在可接受的泄漏电流水平。控制器400任选地被配置成将该特定位线记录为可用位线，并且
以这种方式，可测试存储器阵列内的每个位线，并且之后可识别并避免具有不可接受泄漏水平的位线。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”（两者间没有设置中间材料、元件或空间）和“间接在…上”（两者间设置有中间材料、元件或空间）。同样，术语“相邻”包括“直接相邻”（两者间未设置中间材料、元件或空间）和“间接相邻”（两者间设置有中间材料、元件或空间）。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。