伪静态随机存取存储器及其控制方法与流程

本发明涉及一种存储器的控制方法，尤其涉及一种伪静态随机存取存储器及其控制方法。

背景技术：

近年来，随着半导体存储器元件的整合水准变得愈来愈高且存在对更高速度的需求，对于同时具有静态随机存取存储器(staticrandomaccessmemory)及动态随机存取存储器(dynamicrandomaccessmemory)的优点的伪静态随机存取存储器(pseudostaticrandomaccessmemory)的需求持续增加，特别是运用在移动装置中。

伪静态随机存取存储器为具有动态随机存取存储器的单元结构及静态随机存取存储器的周边电路的存储器元件。虽然伪静态随机存取存储器具有大容量及低成本的优点，但需要考虑定期执行刷新动作的需求。现有的伪静态随机存取存储器存在写入操作之间刷新动作的时间受限制为较短的问题，导致数据保持时间的降低。为了避免错误发生，可将刷新周期相应地缩短，但会导致待机时电流增加，从而增加功耗。若为了防止待机电流的增加而要对刷新动作和刷新周期的进行较复杂的控制，则又会使控制逻辑电路变得复杂，从而存在芯片尺寸与成本增加的缺点。

技术实现要素：

本发明提供一种伪静态随机存取存储器及其控制方法，可通过缩短写入操作所需的时间，来提供较长的时间执行刷新动作。

本发明的控制方法，适用于伪静态随机存取存储器。控制方法包括在写入操作中，对由外部以基准时脉信号输入至伪静态随机存取存储器的数据进行计数，以产生第一计数值；在写入操作中，对以内置时脉信号而写入至伪静态随机存取存储器的动态存储器阵列的数据进行计数，以产生第二计数值，内置时脉信号的初始周期小于基准时脉信号的周期。比较第一计数值及第二计数值，当第一计数值等于第二计数值时致能写入匹配信号；以及，当接收到被致能的写入匹配信号时，将写入操作由非同步模式转换成同步模式，以将内置时脉信号的周期调整为与基准时脉信号的周期相同。

本发明的伪静态随机存取存储器包括动态存储器阵列、控制器及输入输出电路。控制器耦接动态存储器阵列。输入输出电路耦接动态存储器阵列以及控制器。控制器包括第一计数器、第二计数器、比较器及地址选通时脉产生器。在写入操作中，第一计数器对由外部以基准时脉信号输入至伪静态随机存取存储器的数据进行计数，以产生第一计数值。在写入操作中，第二计数器对以内置时脉信号而写入至动态存储器阵列的数据进行计数，以产生第二计数值，内置时脉信号的初始周期小于基准时脉信号的周期。比较器耦接第一计数器与第二计数器，比较第一计数值及第二计数值，并当第一计数值等于第二计数值时致能写入匹配信号。地址选通时脉产生器耦接比较器。当接收到被致能的写入匹配信号时，地址选通时脉产生器将写入操作由非同步模式转换成同步模式，以将内置时脉信号的周期调整为与基准时脉信号的周期相同。

基于上述，本发明分别以非同步模式与同步模式来执行同一个写入操作。当一开始提供到伪静态随机存取存储器的输入端缓冲器的数据个数还多于已写入至动态存储器阵列中存储器单元的数据个数时，以较基准时脉信号周期短的内置时脉信号将数据写入至动态存储器阵列，并逐渐使两者数据个数达到相等。当达到相等时，则将内置时脉信号的周期调整为与基准时脉信号的周期相同。如此一来，可在无需复杂控制的情况下有效缩短写入操作所需的时间，以提供较长的时间执行刷新动作，从而减少错误与功耗。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明一实施例说明一种伪静态随机存取存储器的电路示意图。

图2是依照本发明一实施例说明一种地址选通时脉产生器的电路示意图。

图3是依照本发明一实施例说明一种产生内置时脉信号的波形示意图

图4是依照本发明一实施例说明一种伪静态随机存取存储器的写入操作的波形示意图。

图5是依照本发明一实施例说明一种预充电控制电路的电路示意图。

图6是依照本发明一实施例说明一种伪静态随机存取存储器的写入操作时刷新动作的波形示意图。

图7是依照本发明一实施例说明一种伪静态随机存取存储器的读取操作时刷新动作的波形示意图。

图8是依照本发明一实施例说明一种伪静态随机存取存储器的控制方法的流程图。

图9是依照本发明一实施例说明一种伪静态随机存取存储器的控制方法的流程图。

符号说明：

100：伪静态随机存取存储器；

110：动态存储器阵列；

120：控制器；

121：第一计数器；

122：第二计数器；

123：比较器；

124：地址选通时脉产生器；

125：输入命令解码器；

130：输入输出电路；

140：预充电控制电路；

210：同步控制器；

220：非同步时脉控制器；

230：同步时脉控制器；

240：单发脉冲产生器；

250：时脉调整器；

510、520：锁存器；

530、540：及闸；

550、560：或闸；

adq：数据端口信号；

data：数据；

casasp：非同步基础信号；

casp：内置时脉信号；

cassp：同步基础信号；

ce：芯片致能信号；

cs：芯片选择信号；

clk：基准时脉信号；

clp：控制信号；

clpstp：控制结束信号；

clsync：同步决定信号；

fcv：第一计数值；

ltcsta：计数开始信号；

mode：操作信号；

rasrw：操作驱动信号；

rcdrdy：延迟就绪信号；

rdflg：读取标记信号；

ref：刷新请求信号；

scv：第二计数值；

prep：预充电信号；

wrflg：写入标记信号；

wrmtc：写入匹配信号；

s810～s840、s910～s980：步骤。

具体实施方式

以下请参照图1，图1是依照本发明一实施例说明一种伪静态随机存取存储器的电路示意图。伪静态随机存取存储器100包括动态存储器阵列110、控制器120、输入输出电路130及预充电控制电路140。控制器120耦接至动态存储器阵列110。输入输出电路130耦接至动态存储器阵列110以及控制器120。其中控制器120包括第一计数器121、第二计数器122、比较器123、地址选通时脉产生器124及输入命令解码器125。比较器123耦接至第一计数器121与第二计数器122。第一计数器121用以对由外部以基准时脉信号clk输入至伪静态随机存取存储器100的输入输出电路130的数据(例如通过数据端口信号adq来进行输入)进行计数，以产生第一计数值fcv。第二计数器122用以对以内置时脉信号casp而由输入输出电路130写入至动态存储器阵列110的数据进行计数，以产生第二计数值scv。一般来说，当进行写入操作时数据会先由外部输入至输入输出电路130中的缓冲器中，再由输入输出电路130写入至动态存储器阵列110。然而，当数据开始由外部输入至输入输出电路130时，会经过一些电路或控制上的延迟，才会开始将数据写入至动态存储器阵列110的存储器单元中。因此，在本实施例中，在一开始执行写入操作时，内置时脉信号casp的初始周期以非同步的方式设为小于基准时脉信号clk，以使将数据写入至动态存储器阵列110的速度快于数据由外部输入至输入输出电路130的速度，从而使已写入至动态存储器阵列110的数据个数逐渐追上从外部输入至伪静态随机存取存储器100的数据个数。

在图1中，比较器123比较第一计数值fcv及第二计数值scv，并当第一计数值fcv等于第二计数值时scv致能写入匹配信号wrmtc。也就是说，当写入至动态存储器阵列110的数据个数已等于从外部输入至伪静态随机存取存储器100的数据个数时，比较器123可致能写入匹配信号wrmtc，以表示将数据写入至动态存储器阵列110的速度已无需快于数据由外部输入至输入输出电路130的速度。换言之，当接收到被致能的写入匹配信号wrmtc时，地址选通时脉产生器124将写入操作由非同步模式转换成同步模式，以将内置时脉信号casp的周期调整为与基准时脉信号clk的周期相同。

关于本实施例中，第一计数器121与第二计数器122可以是现有具有计数功能的计数电路(但不限于此)。控制器120及预充电控制电路140可以是利用多个逻辑闸所组成的逻辑电路(但不限于此)。动态存储器阵列110可以是现有的动态随机存取存储器(dram)，但不限于此。输入输出电路130可以是在集成电路领域中，本领域技术人员所熟知的应用存储器电路的架构来执行。

以下同时参照图1与图2，图2是依照本发明一实施例说明一种地址选通时脉产生器的电路示意图。地址选通时脉产生器124包括同步控制器210、非同步时脉控制器220、同步时脉控制器230、单发脉冲产生器240及时脉调整器250。在决定执行写入操作或读取操作后，输入命令解码器125可产生对应执行操作的操作信号mode与延迟就绪信号rcdrdy。同步控制器210可接收操作信号mode与由比较器123产生的写入匹配信号wrmtc，并且在写入操作中当写入匹配信号被致能wrmtc时，致能同步决定信号clsync。

非同步时脉控制器220接收延迟就绪信号rcdrdy、同步决定信号clsync及内置时脉信号casp，当延迟就绪信号rcdrdy被致能时且同步决定信号clsync未被致能时，表示目前为非同步模式，因此非同步时脉控制器220可产生非同步基础信号casasp。其中延迟就绪信号rcdrdy被致能表示列地址的系统操作，如字元线和感应放大器，已驱动就绪完成，行地址的系统操作可准备开始。也就是说，在写入操作时，可开始将数据由输入输出电路130中的缓冲器写入至动态存储器阵列110的存储器单元中。

同步时脉控制器230接收基准时脉信号clk与同步决定信号clsync。当同步决定信号clsync被致能时，表示已转换为同步模式，同步时脉控制器230可反应于基准时脉信号clk而产生对应的同步基础信号cassp。

单发脉冲产生器240接收非同步基础信号casasp、同步基础信号cassp及延迟就绪信号rcdrdy，并在非同步模式时反应于非同步基础信号casasp而可产生对应的内置时脉信号casp，在同步模式时反应于同步基础信号cassp而可产生对应的内置时脉信号casp。其中，在单发脉冲产生器240中可例如将非同步基础信号casasp与同步基础信号cassp通过或运算进行选择，并反应于所选择的信号在延迟就绪信号rcdrdy被致能后产生预定脉宽的单发脉冲来作为内置时脉信号casp。内置时脉信号casp还会被反馈至非同步时脉控制器220，已对后续的非同步基础信号casasp进行调整。

时脉调整器250接收内置时脉信号casp，并可经预定延迟时间反应于内置时脉信号casp产生控制信号clp。

以下同时参照图2与图3，图3是依照本发明一实施例说明一种产生内置时脉信号的波形示意图。关于产生内置时脉信号细节。在图3中，首先当延迟就绪信号rcdrdy被致能时(拉高至高逻辑准位)，非同步时脉控制器220可开始产生非同步基础信号casasp。此时，单发脉冲产生器240可反应于非同步基础信号casasp的上升缘触发产生单发脉冲的内置时脉信号casp。其中非同步基础信号casasp的周期小于基准时脉信号clk。控制信号clp则会经预定延迟时间反应于内置时脉信号casp而由时脉调整器250产生。在本实施例中，内置时脉信号casp为与控制信号clp的准位高低相反，但本发明并不依此为限。

接着，当同步决定信号clsync被同步控制器210致能时，表示转换为同步模式，同步时脉控制器230即会反应于基准时脉信号clk而开始产生对应的(例如周期与脉宽皆与基准时脉信号clk相同)同步基础信号cassp。此时，单发脉冲产生器240可反应于同步基础信号cassp的上升缘触发产生单发脉冲的内置时脉信号casp，以将内置时脉信号casp的周期调整为与基准时脉信号clk的周期相同。

以下同时参照图1、图2及图4，图4是依照本发明一实施例说明一种伪静态随机存取存储器的写入操作的波形示意图。关于伪静态随机存取存储器100的写入操作细节，伪静态随机存取存储器100中的输入命令解码器125可由外部接收基准时脉信号clk、数据端口信号adq及芯片致能信号ce。其中数据端口信号adq可例如包括命令、地址及数据的内容。当芯片致能信号ce被致能时(拉低至低逻辑准位)，在执行写入操作或读取操作之前，输入命令解码器125可判断是否接收到刷新请求，并且当收到刷新请求时，执行刷新动作。关于执行刷新动作的其他细节可参考后述。

接着，输入命令解码器125可依据所接受到的数据端口信号adq中的命令来决定执行写入操作或读取操作。在本实施例中，芯片致能信号ce为低准位活动(lowactive)的信号，也就是说，当芯片致能信号ce在致能状态时，为逻辑低准位。当然，在本发明其他实施例中，芯片致能信号ce也可以是高准位活动(highactive)的信号，没有一定的限制。

在图4中，当决定执行写入操作后，数据端口信号adq中所包含的数据(图4中的数据data)会依序以基准时脉信号clk输入至输入输出电路130的缓冲器中。在延迟就绪信号rcdrdy被致能之前，还未有数据写入至动态存储器阵列110中。

当延迟就绪信号rcdrdy被致能后，地址选通时脉产生器124的单发脉冲产生器240可开始产生非同步模式的内置时脉信号casp(其周期小于基准时脉信号clk的周期)。此时，可以通过据以产生的控制信号clp将数据依序以内置时脉信号casp写入至动态存储器阵列110中对应地址数据的至少一存储器单元中。

在开始写入操作后，第一计数器121可依据由输入命令解码器125所产生的计数开始信号ltcsta而开始对输入至输入输出电路130的数据进行计数，第二计数器122可在由输入命令解码器125所产生的写入标记信号wrflg被致能时对写入至动态存储器阵列110的数据进行计数。当两者的数据个数相同时，比较器123会致能写入匹配信号wrmtc，同步控制器210则会随之致能同步决定信号clsync。

在图4中，当写入匹配信号wrmtc与同步决定信号clsync被致能时(拉高至高逻辑准位)，表示由非同步模式转换为同步模式，地址选通时脉产生器124的单发脉冲产生器240可开始产生同步模式的内置时脉信号casp(其周期等于基准时脉信号clk的周期)。此时，可以通过据以产生的控制信号clp将数据依序以调整后的内置时脉信号casp写入至动态存储器阵列110中对应地址数据的至少一存储器单元中。

另一方面，当输入命令解码器125依据所接受到的数据端口信号adq中的命令而决定执行读取操作时，输入输出电路130是以内置时脉信号casp为基准来读取动态存储器阵列110的数据，其中内置时脉信号casp的周期与基准时脉信号clk的周期相同。具体来说，可以通过据以产生的控制信号clp将数据依序以与基准时脉信号clk周期相同的内置时脉信号casp读取动态存储器阵列110中对应地址数据的至少一存储器单元，以输出所读取的数据。在读取操作的整个流程中皆是以上述同步模式(内置时脉信号casp的周期等于基准时脉信号clk周期)进行的。

无论是执行写入操作或读取操作，在操作完毕后皆要执行预充电动作。在图1中，预充电控制电路140耦接输入命令解码器125及比较器123，在执行写入操作或读取操作时，预充电控制电路140可检测芯片致能信号ce是否被禁能，并且当芯片致能信号ce被禁能时(表示结束外部的写入或读取)执行预充电动作。

以下同时参照图1及图5，图5是依照本发明一实施例说明一种预充电控制电路的电路示意图。输入命令解码器125依据所接受到的数据端口信号adq中的命令来决定执行写入操作或读取操作，并据以输出写入标记信号wrflg与读取标记信号rdflg。此外，输入命令解码器125也依据所接收到的芯片致能信号ce而输出芯片选择信号cs。

在图5中，锁存器510接收到写入标记信号wrflg与芯片选择信号cs。锁存器520接收到读取标记信号rdflg与芯片选择信号cs。锁存器510所产生的信号可经延迟而传送至及闸530与及闸540。锁存器510所产生的信号可经同步于内置时脉信号casp的上升而传送至及闸530，经同步的信号还可经延迟而传送至及闸540。及闸530可连同写入匹配信号wrmtc进行及运算而将信号传送至或闸550。及闸540可连同写入匹配信号wrmtc进行及运算而将信号传送至或闸560。

锁存器520所产生的信号可经同步于内置时脉信号casp的上升而传送至或闸550，经同步的信号还可经同步于控制信号clp的下降而传送至或闸560。经或闸550的运算产生控制结束信号clpstp。经或闸560的运算产生预充电信号prep，以通知执行预充电动作。

以下请参照图6，图6是依照本发明一实施例说明一种伪静态随机存取存储器的写入操作时刷新动作的波形示意图。在图6中，在芯片致能信号ce被致能后不久刷新请求就被发出，刷新动作可在写入操作之前执行。

在图6中，在芯片致能信号ce刚被致能后不久，刷新请求信号ref被致能。在本实施例中，刷新请求信号ref例如是被计时器(未示出)定时致能的。

在本实施例中并未具有写入延迟，在实际的写入操作之前，输入数据储存在输入输出电路130部分的fifo缓冲器中。

如图6所示，在本实施例中，当刷新动作结束后操作驱动信号rasrw会被致能，以通知可开始执行写入操作。也就是说，在本实施例中刷新动作可在多个写入操作的周期之外执行。在这个例子中，刷新动作可最多对应5个写入操作，从而可提供较长的时间执行刷新动作。

以下请参照图7，图7是依照本发明一实施例说明一种伪静态随机存取存储器的读取操作时刷新动作的波形示意图。在图7中，在芯片致能信号ce被致能后不久刷新请求就被发出，刷新动作可在读取操作之前执行。

在图7中，在芯片致能信号ce刚被致能后不久，刷新请求信号ref被致能。在本实施例中，刷新请求信号ref例如是被计时器(未示出)定时致能的。

如图7所示，在本实施例中，当刷新动作结束后操作驱动信号rasrw会被致能，以通知可开始执行读取操作。第一个控制信号clp是在图7中是在第一个clp时脉和延迟就绪信号rcdrdy的后面的一个产生。在这个例子中，读取延迟被原本设置为5个时脉，并且由于刷新请求信号ref在读取操作之前出现，所以扩展为10个时脉。

图8是依照本发明一实施例说明一种伪静态随机存取存储器的控制方法的流程图。请同时参照图1以及图8，在步骤s810中，在写入操作中，第一计数器121对由外部以基准时脉信号clk输入至伪静态随机存取存储器100的数据进行计数，以产生第一计数值fcv。在步骤s820中，在写入操作中，第二计数器122对以内置时脉信号casp而写入至伪静态随机存取存储器100的动态存储器阵列110的数据进行计数，以产生第二计数值scv，内置时脉信号casp的初始周期小于基准时脉信号clk的周期。在步骤s830中，比较器123比较第一计数值fcv及第二计数值scv，当第一计数值fcv等于第二计数值scv时致能写入匹配信号wrmtc。在步骤s840中，当接收到被致能的写入匹配信号wrmtc时，地址选通时脉产生器124将写入操作由非同步模式转换成同步模式，以将内置时脉信号casp的周期调整为与基准时脉信号clk的周期相同。关于各步骤的实施细节在前述的实施例及实施方式都有详尽的说明，以下恕不多赘述。

图9是依照本发明一实施例说明一种伪静态随机存取存储器的控制方法的流程图。在图9中举例说明了写入操作与读取操作的判断、刷新动作的执行以及预充电动作的流程。

请参考图9，在步骤s910中，接收到被致能的芯片致能信号ce，表示要进行写入操作或读取操作。在s920中，检测是否发出刷新请求。若有检测到刷新请求，则在步骤s930中执行刷新动作。在步骤s940中，判断执行写入操作或读取操作。当判断为写入操作时，在步骤s950中执行写入操作。在步骤s960中，检测芯片致能信号ce是否被禁能。若被禁能表示写入操作结束，在s970中执行预充电动作。当判断为读取操作时，在步骤s980中执行读取操作。在步骤s965中，检测芯片致能信号ce是否被禁能。若被禁能表示读取操作结束，在s975中执行预充电动作。关于各步骤的实施细节在前述的实施例及实施方式都有详尽的说明，以下恕不多赘述。

综上所述，本发明在执行写入操作上有分为非同步模式与同步模式两个阶段。在非同步模式时以较基准时脉信号周期短的内置时脉信号将数据写入至存储器单元，以弥补输入数据的过程中所产生的延迟。当写入至存储器单元的数据个数已追上从外部输入至伪静态随机存取存储器的数据个数时，再转换为同步模式。如此一来，可在无需复杂控制的情况下有效缩短写入操作所需的时间，以提供较长的时间执行刷新动作，从而减少错误与功耗。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。