本发明涉及闪存测试技术领域，具体涉及一种基于错误模式的闪存寿命测试方法。
背景技术：
存储器，是现代信息技术中用于保存信息的记忆设备。在电子设备的运算过程中，输入的原始数据、计算机程序、中间运行结果和最终运行结果都会保存在存储器里，是现代信息技术发展的核心部件之一。目前，市场上的存储器主要分为：易失性存储器和非易失性存储器。闪存芯片是一种非易失性存储器，它能够在掉电后长时间保存数据，并且有着数据传输速度快、生产成本低、存储容量大等优点，所以被广泛应用于电子设备之中。
在现有的闪存芯片结构下，由于半导体制造工艺的影响，闪存芯片内部的单元会随着擦除写入次数的增加而导致氧化层退化，从而使得该存储芯片在存储的过程中出现错误，并最终导致闪存芯片失效。因此，测试确定闪存芯片的寿命在闪存生产、使用过程中有着重要的意义。
闪存的可靠性问题已经成为当前存储器研究领域的重要课题。在工业上，往往通过对同一批次的闪存芯片进行抽样，对样品进行重复的擦写操作直至芯片内产生的错误超出了芯片的纠错能力，来确定芯片的寿命从而判断该批次闪存芯片的性能好坏。但是这种方式的测试，耗时很长，检测成本很高，已经成为限制闪存芯片生产效率的重要因素。
技术实现要素：
本发明针对现有技术中存在的技术问题，提供一种基于错误模式的闪存寿命测试方法。
基于错误模式的高效闪存测试图形的存在主要是为了加速闪存芯片磨损、激发闪存芯片内部单元固有的缺陷，因此发明的闪存测试图形主要分为两类：1.磨损图形。闪存芯片寿命耗尽最主要的原因是氧化层的退化太过严重，无法保证存储数据的准确性。尽可能的对闪存芯片内部单元进行磨损的磨损图形，即尽可能在将数据写入闪存芯片中时，让闪存芯片内部的单元达到较高的阈值电压，保证单元受的应力较大。2.激发固有错误图形。由于工艺因素的影响，现在的闪存芯片普遍存在着字线上的电荷偏移和位线上的耦合电容，这也是闪存芯片在存储数据时出现错误的主要因素，为了尽可能的扩大这种因素的影响，就要使闪存内部单元阈值电压分布存在一定的规律，使得临近的单元具有较大的压差，即激发原始错误比特率的图形。
本发明解决上述技术问题的技术方案如下：
一种基于错误模式的闪存寿命测试方法，包括：
步骤1，抽取样本闪存，将样本闪存芯片与闪存测试系统连接；
步骤2，首先抽取样本闪存芯片内部一定数量的块，对这些块进行擦除操作，向所述闪存中写入加速磨损的测试图形或激发错误的测试图形；
值得注意的是一般的闪存控制器在执行写操作的时候，一次只能写一个页，要写满整个被擦除的块需要对这个闪存进行多次写操作。同时，为了实现将对应数据写入该块内部的所有单元中，需要查看数据手册中对应的shared page。
步骤3，读取样本闪存中的数据，记录原始错误比特率，将所述原始错误比特率与样本闪存的ECC纠错能力进行对比；
与写操作相同，一般的闪存控制器在执行读操作的时候，一次也只能读一个页，要读完整个被擦除的块需要对这个闪存块进行多次读操作。
步骤4，当原始错误比特率小于ECC纠错能力时，则跳转至步骤2，否则，证明样本闪存已坏，样本闪存的寿命为擦写操作执行次数。
进一步，所述加速磨损的测试图形，利用氧化层退化原理，使得闪存芯片内部单元承受最大的应力，即闪存芯片所有内部单元存储的信息为单元阈值电压最高的状态。
其原理为闪存芯片中氧化层的退化是引起错误发生的主要原因，是使用寿命有限的重要原因。单元阈值电压越高，在写入数据和擦除数据时，氧化层内通过的电子越多，也就相对而言更容易使得氧化层退化。
进一步，所述激发错误的测试图形，基于耦合电容和电荷漂移的影响，使得闪存芯片内部相邻单元的电压差最大，即使得闪存芯片内部单元的字线和位线上电压按顺序依次为电压最低状态(擦除状态)和电压最高状态间隔分布。
其原理为由于工艺影响，闪存芯片内部单元之间会存在耦合电容和电荷漂移的影响，具体来讲就是相同字线上的单元间会存在电荷漂移，不同字线的单元间会存在电容耦合，并且距离越相近的单元受到这些效应的影响越大，这是芯片在使用过程中出现问题的主要原因。
进一步，所述样本闪存为同一制造工艺下相同类型的同批次的闪存芯片；所述样本闪存为随机选取，样本数量根据测试时间要求选取，数量越少速度越快，准确率越低。
进一步，所述闪存测试系统包括测试控制系统和闪存控制模块，用于统计样本闪存芯片从开始使用到无法正常使用期间内经历的编程/擦除操作周期数，用于进行原始错误比特率的计算，即测试系统对闪存芯片执行读数据操作从闪存中读出数据，测试系统将读出的数据与写入的测试数据进行对比统计错误数据个数，错误率为错误个数除以总的数据个数；其中，测试控制系统通过计算机语言编写程序系统实现；闪存控制模块通过FPGA实现。
进一步，所述闪存测试系统还用于辅助信息的收集，所述辅助信息包括样本闪存芯片从开始使用到寿命耗尽期间闪存存储芯片的编程时间、读取时间、擦除时间、电流、阈值电压分布。
进一步，由于图形的设计及实现均是在软件层，对硬件层没有影响，故为了进一步加速测试过程，还可以通过外界条件的改变来加速闪存芯片的老化，例如将样本闪存芯片放入温箱、宇宙射线等外界干扰中。
进一步，上述的基于错误模式的闪存测试图形的使用方式不一定要按照描述图形，该图形在节约时间成本上具有充分的优越性，考虑到实际用途，在闪存芯片的测试中也可以采用伪随机的测试图形。
本发明的有益效果是：1.可以根据准确性和测试时间的要求选取磨损建模组芯片数量。一般来讲，样本数量越多，时间成本和硬件成本越高，同时准确性也越高。2.测试图形的设计及写入均是在软件层，并不会影响对硬件实施高温、宇宙射线等测试，即可以通过这些方式对测试进行进一步加速。
优秀的测试图形的存在一方面可以有效地减少测试时间，另一方面也可以通过少量的写入测试图形并擦除，获取相关数据，还可以通过机器学习的方式来预测闪存芯片的寿命。
附图说明
图1为本发明实施例一种基于寿命预测的测试图形使用流程图。
图2为本发明实例所用MLC NAND flash编程策略。
图3为本发明实施例一种用于加速闪存芯片磨损的图形。
图4为本发明实例所用MLC NAND flash加速芯片磨损的图形。
图5为本发明实施例一种用于激发闪存芯片原始错误比特率的图形。
图6为本发明实例所用MLC NAND flash激发原始错误比特率的图形。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
图1为本发明实施例一种基于寿命预测的测试图形使用流程图，图中所示基于寿命预测的闪存芯片测试图形使用流程适用于所有闪存芯片类型，下面以一种的闪存芯片产品为实施例对图1进行详细的解释说明。
需要说明的是，为了方便说明该方法，在本实施例中，将加速磨损的测试图形以及激发错误的测试图形整合到一个寿命测试流程当中。而在实际应用当中，由于将加速磨损的测试图形和激发错误的测试图形属于两种不同的测试方法，因此可以单独进行测试，不局限于该实施例中所描述的方法。
在本实例中，使用某一工艺下的MLC NAND flash产品作为磨损建模及寿命预测对象，图2为该芯片单元的编程策略。
步骤1，取样：在选取样本时，要求对同一工艺下的同类型闪存芯片进行抽样，为了保证准确性，在条件允许时尽量选用同一批次的芯片。其中磨损建模组样本数量为同批次芯片的千分之一，寿命预测组样本数量为同批次芯片的百分之一。
步骤2，连接硬件：将磨损建模组样品芯片连接至测试硬件平台，为了加速芯片老化，将芯片放入温箱中进行后续的测试，将温箱温度设置为120℃。
步骤3，擦芯片：通过闪存控制器，对芯片上某个些块执行擦操作，并通过配置记录这个过程中的擦时间、擦电流、擦电压。
步骤4，写芯片：同样的，通过闪存控制器，将图3对应的电压分布绘制到步骤2中被擦除的块中，即将图4的数据图形绘制到被擦除的块中，同时记录这个过程中的写时间、写电流、写电压。这个过程中，值得注意的是一般的闪存控制器在执行写操作的时候，一次只能写一个页，要写满整个被擦除的块需要对这个闪存进行多次写操作。同时，为了实现将对应数据写入该块内部的所有单元中，需要查看数据手册中对应的share page。
步骤5，读芯片：读取上述被操作芯片块中的所有数据，同时记录这个过程中的读时间，并且将读取的数据与写入的数据进行比对，记录原始错误比特率。与写操作相同，一般的闪存控制器在执行读操作的时候，一次也只能读一个页，要读完整个被擦除的块需要对这个闪存进行多次读操作。
步骤6，判断：将原始错误比特率与该芯片的ECC纠错能力进行对比，若原始错误比特率小于ECC纠错能力，那么重复执行步骤3、4、5、6；若原始错误比特率大于ECC纠错能力，则将之前所记录的所有数据返回。
步骤7，建模：建模的过程可以采用很多种方式，机器学习的建模方式在大数据支持的情况下具有相当的准确性。在本实例中，通过机器学习的分支基因编程的方式对数据进行建模。
步骤8，连接硬件：将寿命预测组芯片连接到测试平台，与步骤1中一样，也需将芯片放入温箱中进行操作，将温箱温度设置为120℃。
步骤9，擦芯片：通过闪存控制器对芯片执行擦操作，并记录操作时间、擦电流、擦电压等信息。
步骤10，写芯片：将激发原始错误比特率的图形写入闪存芯片并记录写操作时间、电流等信息，即图5所示的图形绘制到芯片待测块内，对应的实际数据如图6所示。与步骤4的注意事项相同，在这个过程中要对这些闪存芯片块执行多次写操作。
步骤11，读芯片：读取上述被操作芯片块中的所有数据，同时记录这个过程中的读时间、电流、电压等信息，并且将读取的数据与写入的数据进行比对，记录原始错误比特率。与步骤5的注意事项相同，这个过程要对这些闪存芯片块执行多次读操作。
步骤12，寿命预测：利用步骤7中建立的模型，根据模型所需输入，提取寿命预测组芯片测试相关数据，作为模型输入，寿命作为输出，实现对寿命预测组芯片的寿命预测。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。