用于读写操作的缓存电路和存储器的制作方法

本发明属于高速缓存技术领域，尤其涉及一种用于读写操作的缓存电路和存储器。

背景技术：

近年来，随着mcu(单片机)和sim(subscriberidentificationmodule，用户身份识别)卡等系统的广泛应用和升级，嵌入式存储器在这些系统中所占的比重越来越大，它的性能直接决定了整个系统的性能。嵌入式存储器系统往往包括写通道和读通道。图1示出了存储器的局部，写通道包括写操作缓存电路101。写操作缓存电路101设置有数据输入正端din、数据输入负端dinb、数据输出正端bl、数据输出负端blb。数据输出正端bl、数据输出负端blb与存储单元电连接，用于向存储单元输出一对差分数据信号，该一对差分数据信号表征一位(bit)数据，存储单元存储该一位数据。写操作缓存电路101包括第一nmos管mn1、第二nmos管mn2、第三nmos管mn3、第四nmos管mn4、第一pmos管mp1、第二pmos管mp2、第一开关k1、第二开关k2。第一nmos管mn1、第二nmos管mn2、第三nmos管mn3、第四nmos管mn4、第一pmos管mp1、第二pmos管mp2构成缓存单元102。在写操作过程中，数据输入正端din、数据输入负端dinb用于接收来自数据输入端口的一对差分数据信号。在写操作的写缓存周期中，开关控制信号ctr为低电平，第一开关k1、第二开关k2均断开。在写操作的写缓存周期中，写控制信号bkw先维持一段时间的高电平，第三nmos管mn3、第四nmos管mn4导通，数据输入端口输入的数据被写入缓存单元102；然后，写控制信号bkw转换为低电平，第三nmos管mn3、第四nmos管mn4断开，缓存单元102缓存写入的数据。

图1中的写通道相关电路只能用于写缓存操作，不能实现读操作。存储器的读通道需要另外设置相关电路，存储器的读通道通常包括输入缓冲、译码电路、灵敏放大器，占用的硬件资源较多，增加了存储器的成本。另外，存储器，尤其是高速存储设备的性能主要由读通道决定。在存储器设计中如何提高读取速度一直以来都是工程师们努力的方向。提高读取速度，通常采用的办法就是提高灵敏放大器的速度，靠这种方法提高速度是有限的，预充电的时间加上放大器感应的时间一般都要100纳秒以上，也就是说速度最高也就到10兆赫兹。现有技术的高速存储设备的读取速度，对20兆赫兹的spi(串行外设接口)应用，或者是33兆赫兹的嵌入式应用来说，读取速度不够快，无法满足其要求。

技术实现要素：

本发明要解决的技术问题是为了克服现有技术的存储器的读通道占用硬件资源较多、读取速度不够快的缺陷，提供一种低成本的用于读写操作的缓存电路和存储器。

本发明是通过下述技术方案来解决上述技术问题：

本发明提供一种用于读写操作的缓存电路，缓存电路设置有第一数据输入输出正端、第一数据输入输出负端、第二数据输入输出正端、第二数据输入输出负端、第一控制端、第二控制端、第三控制端；

在输入模式下，第一数据输入输出正端和第一数据输入输出负端用于从存储器的数据输入端口接收输入差分数据；在输出模式下，第一数据输入输出正端和第一数据输入输出负端用于向存储器的敏感放大器输出差分数据；

在输入模式下，第二数据输入输出正端和第二数据输入输出负端用于从存储器的存储单元接收差分数据；在输出模式下，第二数据输入输出正端和第二数据输入输出负端用于向存储器的存储单元输出差分数据；

缓存电路包括：第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管、第一pmos管、第二pmos管、两个开关单元；

开关单元设置有第一数据端、第二数据端、开关控制端；两个开关单元的开关控制端均与第三控制端电连接；

第三nmos管的栅极和第四nmos管的栅极均与第一控制端电连接，第三nmos管的漏极与第一数据输入输出正端电连接，第三nmos管的源极同时与第一pmos管的栅极、第一nmos管的栅极、第二pmos管的漏极、第二nmos管的漏极、第一个开关单元的第一数据端电连接；

第四nmos管的漏极与第一数据输入输出负端电连接，第四nmos管的源极同时与第二pmos管的栅极、第二nmos管的栅极、第一pmos管的漏极、第一nmos管的漏极、第二个开关单元的第一数据端电连接；

第一pmos管的源极和第二pmos管的源极均与电源端电连接；

第一nmos管的源极和第二nmos管的源极均与第五nmos管的漏极电连接，第五nmos管的栅极与第二控制端电连接，第五nmos管的源极接地；

第一个开关单元的第二数据端与第二数据输入输出正端电连接，第二个开关单元的第二数据端与第二数据输入输出负端电连接。

较佳地，开关单元包括传输门和反相器；传输门由一个nmos管和一个pmos管构成；

nmos管的漏极和pmos管的源极均与第一数据端电连接，nmos管的源极和pmos管的漏极均与第二数据端电连接，nmos管的栅极和反相器的输入端均与开关控制端电连接，反相器的输出端与pmos管的栅极电连接。

较佳地，开关单元的nmos管为增强型nmos管。

较佳地，在写缓存周期中，第一控制端为高电平，第三控制端和第二控制端均为低电平。

较佳地，读操作周期依次包括预充电阶段、数据读出阶段、数据发送阶段；数据发送阶段依次包括第一子阶段和第二子阶段；

在预充电阶段，第一控制端为高电平，第二控制端为低电平，第三控制端为高电平；

在数据读出阶段，第一控制端为低电平，第二控制端为高电平，第三控制端为高电平；

在第一子阶段，第一控制端为高电平，第二控制端为高电平，第三控制端为低电平；

在第二子阶段，第一控制端为低电平，第二控制端为高电平，第三控制端为低电平。

较佳地，写缓存操作周期依次包括写入阶段和缓存阶段；

在写入阶段，第一控制端为高电平，第二控制端为高电平，第三控制端为低电平；

在缓存阶段，第一控制端为低电平，第二控制端为高电平，第三控制端为低电平。

本发明还提供一种存储器，存储器设置有数据输入端口、数据输出端口；存储器包括存储单元、敏感放大器和本发明的用于读写操作的缓存电路；

第一数据输入输出正端和第一数据输入输出负端分别与数据输入端口电连接；第一数据输入输出正端还与敏感放大器的正输入端电连接，第一数据输入输出负端还与敏感放大器的负输入端电连接；

敏感放大器的输出端与数据输出端口电连接；

第二数据输入输出正端和第二数据输入输出负端分别与存储单元电连接。

较佳地，存储器为eeprom。

本发明的积极进步效果在于：本发明采用同一电路结构既实现写缓存操作，又能够进行读操作，降低了存储器的成本；并且，通过预充电机制，缩短了读操作的周期，提高了存储器的读操作的速度。

附图说明

图1为现有技术的存储器的局部的结构示意图。

图2为本发明的一较佳实施例的用于读写操作的缓存电路的结构示意图。

图3为本发明的一较佳实施例的用于读写操作的缓存电路的写缓存操作的时序波形图。

图4为本发明的一较佳实施例的用于读写操作的缓存电路的读操作的时序波形图。

图5为本发明的一较佳实施例的存储器的结构示意图。

具体实施方式

下面通过一较佳实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

本实施例提供一种用于读写操作的缓存电路，参照图2，该缓存电路设置有第一数据输入输出正端dio、第一数据输入输出负端diob、第二数据输入输出正端bl、第二数据输入输出负端blb、第一控制端bkw、第二控制端sean、第三控制端ctr。第一数据输入输出正端dio与存储器的敏感放大器sa的正输入端电连接，第一数据输入输出负端diob与敏感放大器sa的负输入端电连接，敏感放大器sa的输出端与存储器的数据输出端口302电连接。在输入模式下，第一数据输入输出正端dio和第一数据输入输出负端diob用于从存储器的数据输入端口301接收输入差分数据；在输出模式下，第一数据输入输出正端dio和第一数据输入输出负端diob用于向存储器的敏感放大器输出差分数据。

在输入模式下，第二数据输入输出正端bl和第二数据输入输出负端blb用于从存储器的存储单元303接收差分数据；在输出模式下，第二数据输入输出正端bl和第二数据输入输出负端blb用于向存储器的存储单元303输出差分数据。存储单元303能够存储一位二进制数据。

本实施例的缓存电路包括：第一nmos管mn1、第二nmos管mn2、第三nmos管mn3、第四nmos管mn4、第五nmos管mn5、第一pmos管mp1、第二pmos管mp2，以及两个开关单元，分别为第一开关单元sw1和第二开关单元sw2。

两个开关单元的结构相同，均设置有第一数据端、第二数据端、开关控制端；两个开关单元的开关控制端均与第三控制端ctr电连接。以第一开关单元sw1为例，其包括传输门tg和反相器inv。传输门tg由一个nmos管和一个pmos管构成。该nmos管的漏极和该pmos管的源极均与第一数据端电连接，nmos管的源极和pmos管的漏极均与第二数据端电连接，nmos管的栅极和反相器的输入端均与开关控制端电连接，反相器inv的输出端与pmos管的栅极电连接。

第三nmos管mn3的栅极和第四nmos管mn4的栅极均与第一控制端bkw电连接，第三nmos管mn3的漏极与第一数据输入输出正端dio电连接，第三nmos管mn3的源极同时与第一pmos管mp1的栅极、第一nmos管mn1的栅极、第二pmos管mp2的漏极、第二nmos管mn2的漏极、第一开关单元sw1的第一数据端电连接；

第四nmos管mn4的漏极与第一数据输入输出负端diob电连接，第四nmos管mn4的源极同时与第二pmos管mp2的栅极、第二nmos管mn2的栅极、第一pmos管mp1的漏极、第一nmos管mn1的漏极、第二开关单元sw2的第一数据端电连接。

第一pmos管mp1的源极和第二pmos管mp2的源极均与电源端power电连接。

第一nmos管mn1的源极和第二nmos管mn2的源极均与第五nmos管mn5的漏极电连接，第五nmos管mn5的栅极与第二控制端sean电连接，第五nmos管mn5的源极与接地端gnd电连接。

第一开关单元sw1的第二数据端与第二数据输入输出正端bl电连接，第二开关单元sw2的第二数据端与第二数据输入输出负端blb电连接。

第一nmos管mn1、第二nmos管mn2、第三nmos管mn3、第四nmos管mn4、第五nmos管mn5、第一pmos管mp1、第二pmos管mp2构成优化的缓存单元202。

如图3所示，写缓存操作周期twr依次包括写入阶段swr和缓存阶段sbuf，在写入阶段swr，第一控制端bkw为高电平，第二控制端sean为高电平，第三控制端ctr为低电平。在写入阶段swr，第一开关单元sw1、第二开关单元sw2均断开，第三nmos管mn3、第四nmos管mn4和第五nmos管mn5导通，数据输入端口301输入的数据被写入优化的缓存单元202。

在缓存阶段sbuf，第一控制端bkw为低电平，第二控制端sean为高电平，第三控制端ctr为低电平。第三nmos管mn3、第四nmos管mn4断开，优化的缓存单元202缓存写入的数据。

参照图4，读操作周期trd依次包括预充电阶段sch、数据读出阶段sr、数据发送阶段ss。

在预充电阶段sch，第一控制端bkw为高电平，第二控制端sean为低电平，第三控制端ctr为高电平。第三nmos管mn3、第四nmos管mn4均导通，第五nmos管mn5断开，第一开关单元sw1、第二开关单元sw2均闭合，dio和diob此时都为上拉能力较强的电源，将数据信号data、data_b，以及bl和blb预充电到同一电位。

在数据读出阶段sr，第一控制端bkw为低电平，第二控制端sean为高电平，第三控制端ctr为高电平。第三nmos管mn3、第四nmos管mn4均断开，第五nmos管mn5导通，由于bl和blb为差分信号，此时bl的下拉电流将数据信号data迅速拉低，blb没有下拉电流，数据信号data_b开始时保持不变，随着数据信号data电压的下降，第一pmos管mp1慢慢开启，数据信号data_b被上拉，由于正反馈的作用，bl和blb的数据迅速被放大到data和data_b，同时被存储好。

数据发送阶段ss依次包括第一子阶段s1和第二子阶段s2。在第一子阶段s1，第一控制端bkw为高电平，第二控制端sean为高电平，第三控制端ctr为低电平。第三nmos管mn3、第四nmos管mn4均导通，优化的缓存单元202中存储的数据通过第一数据输入输出正端dio、第一数据输入输出负端diob传输至敏感放大器sa，由敏感放大器sa转换为单端信号，再经过数据输出端口302向外部输出。在第二子阶段s2，第一控制端bkw为低电平，第二控制端sean为高电平，第三控制端ctr为低电平。第三nmos管mn3、第四nmos管mn4均断开，数据停止输出，读操作结束。

本实施例的用于读写操作的缓存电路在现有技术的存储器的写通道的基础上改进而成，采用很低的成本使得该用于读写操作的缓存电路即可以实现写缓存操作，又能够进行读操作，从而可以省略原有的读通道的相关电路，降低了成本。

本实施例的用于读写操作的缓存电路对应用于存储一位二进制数的存储单元。在应用于存储器中时，根据存储器所需的存储单元的数量，分别对应设置一个本实施例的用于读写操作的缓存电路。在应用于存储器中时，一次可以预读一个page(页)的所有数据。该预读(对应于预充电阶段sch)是提高读取速度的关键所在。在应用于存储器中时，数据输入端口301、数据输出端口302往往采用spi(serialperipheralinterface，串行外设接口)接口或者iic(inter-integratedcircuit，集成电路总线)接口，spi接口或者iic接口的指令都是串行时钟。因此，在应用于存储器中时，提前预读8个byte(字节)的数据，那就是有3个时钟周期的时间用于进行预读，那么，当时钟频率为33兆赫兹时，即有90纳秒的时间进行预读，这相比现有技术的高速存储设备的读取操作多了2.5个时钟周期的时间。假设现有技术的高速存储设备最多可以工作在10兆赫兹时钟下，则具有本实施例的用于读写操作的缓存电路的存储器可以工作在30兆赫兹以上。而且根据存储单元数量的多少，可以调整预读的byte的数量，数量更多时，则具有本实施例的用于读写操作的缓存电路的存储器的工作频率可以进一步提高。

本实施例还提供一种存储器，参照图5，该存储器设置有数据输入端口301、数据输出端口302；存储器包括存储单元303、敏感放大器sa和本实施例的用于读写操作的缓存电路。第一数据输入输出正端dio和第一数据输入输出负端diob分别与数据输入端口301电连接；第一数据输入输出正端dio还与敏感放大器的正输入端电连接，第一数据输入输出负端diob还与敏感放大器的负输入端电连接。敏感放大器的输出端与数据输出端口302电连接。第二数据输入输出正端bl和第二数据输入输出负端blb分别与存储单元电连接。在该存储器中，该用于读写操作的缓存电路的数量为多个，存储单元303的数量为多个，每一个用于读写操作的缓存电路和每一个存储单元303分别对应设置。

作为一种较佳的实施例，本实施例的存储器为eeprom(electricallyerasableprogrammablereadonlymemory，电可擦可编程读写存储器)。该eeprom的具体结构，以及本实施例的用于读写操作的缓存电路在该eeprom中的设置方式，是本领域技术人员结合说明书、说明书附图以及本领域知识能够实现的，此处不再赘述。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。