用于静态随机存取存储器编译器的鲁棒写入驱动器机制的制作方法

本公开一般涉及操作存储器的装置，并且更具体地涉及促进静态随机存取存储器(sram)的鲁棒行为。

背景技术：

基于处理器的计算机系统包括用于数据存储的存储器。存在不同类型的存储器，每种类型都具有某些独特的特征。例如，静态随机存取存储器(sram)是可以在基于处理器的计算机系统中采用的一种存储器。sram可以存储数据而无需定期刷新存储器，这不同于例如动态读取存取存储器(dram)。sram包含以行和列组织在sram数据阵列中的多个sram位单元(也被称为“位单元”)。对于sram数据阵列中的任何给定行，sram数据阵列的每一列都将包含一个sram位单元，在其中存储单个数据项或位。通过用于读取操作和写入操作的对应字线来控制对所期望的sram位单元行的访问。为了从sram位单元读取数据，使字线生效以选择与存储器访问请求的存储器地址相对应的sram位单元的期望行。对于读取操作(也被称为“存储器读取访问”)，将从所选择的sram位单元读取的数据放置在本地位线上，以提供给sram数据输出。对于写入操作，将要写入sram位单元的数据放置在sram位单元的本地位线上。互补(或反向)本地位线也可以被采用来改善sram位单元中的噪声容限。此外，sram数据阵列可以具有多个数据子阵列或存储体，每个子阵列或存储体包含它们自己的访问电路以及专用的本地字线和位线，以允许在多个数据子阵列中同时进行访问。

随着基于处理器的计算机系统不断发展，当在sram位单元上执行位掩蔽时，需要通过防止位于sram位单元中的数据的损坏来提高系统鲁棒性。

技术实现要素：

本公开的某些方面涉及用于将数据写入到静态随机存取存储器(sram)中的系统、装置、方法和技术。

在本公开的各个方面中，一种装置包括sram。该装置还可以包括并入有sram的蜂窝电话和移动计算设备之一。sram包括：位单元阵列；位线，被耦合到位单元阵列；第一驱动电路，被配置为经由第一写入驱动器节点驱动位线，用于将数据写入到位单元阵列的位单元中，以进行写入操作；以及第一预充电电路，被配置为与第一驱动电路一起操作，将第一写入驱动器节点驱动至高电压电平或低电压电平，以进行写入操作，将第一写入驱动器节点预充电至高电压电平，并使第一写入驱动器节点浮置，以进行位掩蔽操作，其中在第一写入驱动器节点浮置在高电压电平的情况下，在写入周期开始时，在位线上维持用于将数据写入到位单元中的阈值电压电平。

在一方面，第一预充电电路被耦合到位时钟输入和掩蔽信号线输入，其中掩蔽信号线输入可以控制第一预充电电路与第一驱动电路一起操作，以在位掩蔽操作被禁用的情况下，将写入驱动器节点驱动至高电压电平或低电压电平。位时钟输入可以控制第一预充电电路与第一驱动电路一起操作，以将第一写入驱动器节点预充电至高电压电平，并使第一写入驱动器节点浮置，以进行位掩蔽操作。

在另一方面，第一驱动电路被耦合到第一数据输入，并且第一驱动电路被控制为：进一步基于在第一数据输入处的电压值，将第一写入驱动器节点驱动至高电压电平或低电压电平。

在一方面，sram还包括：反向位线，被耦合到位单元阵列；第二驱动电路，被配置为经由第二写入驱动器节点驱动该反向位线，用于将数据写入到位单元中，以进行写入操作；以及第二预充电电路，被配置为与第二驱动电路一起操作，将第二写入驱动器节点驱动至高电压电平或低电压电平，以进行写入操作，将第二写入驱动器节点预充电至高电压电平，并使第二写入驱动器节点浮置，以进行位掩蔽操作，其中当第二写入驱动器节点浮置在高电压电平时，在写入周期开始时，在反向位线上维持用于将数据写入到位单元中的阈值电压电平。

在另一方面，第二预充电电路被耦合到位时钟输入和掩蔽信号线输入，其中掩蔽信号线输入可以控制第二预充电电路与第二驱动电路一起操作，以在位掩蔽操作被禁用的情况下，将第二写入驱动器节点驱动至高电压电平或低电压电平。位时钟输入可以控制第二预充电电路与第二驱动电路一起操作，以将第二写入驱动器节点预充电至高电压电平，并使第二写入驱动器节点浮置，以进行位掩蔽操作。

在另一方面，第二驱动电路被耦合到第二数据输入，并且第二驱动电路被控制为：进一步基于在第二数据输入处的电压值，将第二写入驱动器节点驱动至高电压电平或低电压电平。

在本公开的各个方面中，一种用于将数据写入到静态随机存取存储器(sram)中的方法，包括：检测位掩蔽操作是被启用还是被禁用；将第一写入驱动器节点驱动至高电压电平或低电压电平以进行写入操作；将第一写入驱动器节点预充电至高电压电平；使第一写入驱动器节点浮置以进行位掩蔽操作；以及驱动被耦合到位单元阵列的位单元的位线，根据在第一写入驱动器节点处的高电压电平或低电压电平将数据写入到位单元中，以进行写入操作，其中当第一写入驱动器节点浮置在高电压电平时，在写入周期开始时，在位线上维持用于将数据写入到位单元中的阈值电压电平。

在一方面，该方法还包括：接收位时钟输入和掩蔽信号线输入，其中掩蔽信号线输入可以控制为在位掩蔽操作被禁用的情况下，将第一写入驱动器节点驱动至高电压电平或低电压电平。位时钟输入可以控制为将第一写入驱动器节点预充电至高电压电平，并使第一写入驱动器节点浮置，以进行位掩蔽操作。

在另一方面，该方法还包括：接收第一数据输入，其中进一步基于第一数据输入的电压值，将第一写入驱动器节点驱动至高电压电平或低电压电平。

在一方面，该方法还包括：将第二写入驱动器节点驱动至高电压电平或低电压电平以进行写入操作；将第二写入驱动器节点预充电至高电压电平；使第二写入驱动器节点浮置以进行位掩蔽操作；以及驱动被耦合到位单元的反向位线，以根据在第二写入驱动器节点处的高电压电平或低电压电平将数据写入到位单元中，以进行写入操作，其中当第二写入驱动器节点浮置在高电压电平时，在写入周期开始时，在反向位线上维持用于将数据写入到位单元中的阈值电压电平。

在另一方面，该方法还包括：接收位时钟输入和掩蔽信号线输入，其中掩蔽信号线输入可以控制为在位掩蔽操作被禁用的情况下，将第二写入驱动器节点驱动至高电压电平或低电压电平。位时钟输入可以控制为将第二写入驱动器节点预充电至高电压电平，并使第二写入驱动器节点浮置，以进行位掩蔽操作。

在另一方面，该方法还包括：接收第二数据输入，其中进一步基于第二数据输入的电压值，将第二写入驱动器节点驱动至高电压电平或低电压电平。

在本公开的各个方面中，一种用于将数据写入到静态随机存取存储器(sram)中的装置，包括：用于检测位掩码操作是被启用还是被禁用的部件；用于将第一写入驱动器节点驱动至高电压电平或低电压电平以进行写入操作的部件；用于将第一写入驱动器节点预充电至高电压电平的部件；用于使第一写入驱动器节点浮置以进行位掩蔽操作的部件；用于驱动被耦合到位单元阵列的位单元的位线的部件，以根据在第一写入驱动器节点处的高电压电平或低电压电平，将数据写入到位单元中，以进行写入操作，其中当第一写入驱动器节点浮置在高电压电平时，在写入周期开始时，在位线上维持用于将数据写入到位单元中的阈值电压电平；用于接收位时钟输入和掩蔽信号线输入的部件；以及用于接收第一数据输入的部件。

在一方面，该装置还包括：用于将第二写入驱动器节点驱动至高电压电平或低电压电平以进行写入操作的部件；用于将第二写入驱动器节点预充电至高电压电平的部件；用于使第二写入驱动器节点浮置以进行位掩蔽操作的部件；用于驱动被耦合到位单元的反向位线的部件，以根据第二写入驱动器节点处的高电压电平或低电压电平，将数据写入到位单元中，以进行写入操作，其中当第二写入驱动器节点浮置在高电压电平时，在写入周期开始时，在反向位线上维持用于将数据写入到位单元中的阈值电压电平；用于接收位时钟输入和掩蔽信号线输入的部件；以及用于接收第二数据输入的部件。

在本公开的各个方面中，并入有静态随机存取存储器(sram)的装置包括用于将数据写入到sram中的写入驱动器电路。写入驱动器电路被配置为：检测位掩蔽操作是被启用还是被禁用，将第一写入驱动器节点驱动至高电压电平或低电压电平以进行写入操作，将第一写入驱动器节点预充电至高电压电平，使第一写入驱动器节点浮置以进行位掩蔽操作，驱动与位单元阵列的位单元耦合的位线，以根据第一写入驱动器节点处的高电压电平或低电压电平将数据写入到位单元中以进行写入操作，其中当第一写入驱动器节点浮置在高电压电平时，在写入周期开始时，在位线上维持用于将数据写入到位单元中的阈值电压电平，并接收第一数据输入、位时钟输入和掩蔽信号线输入。

在一方面，写入驱动器电路还被配置为将第二写入驱动器节点驱动至高电压电平或低电压电平以进行写入操作，将第二写入驱动器节点预充电至高电压电平，使第二写入驱动器节点浮置以进行位掩蔽操作，驱动被耦合到位单元的反向位线，以根据第二写入驱动器节点处的高电压电平或低电压电平将数据写入到位单元中，以进行写入操作；其中当第二写入驱动器节点浮置在高电压电平时，在写入周期开始时，在反向位线上维持用于将数据写入到位单元中的阈值电压电平，并接收第二数据输入、位时钟输入和掩蔽信号线输入。该装置还可以包括并入有sram和写入驱动器电路的蜂窝电话和移动计算设备之一。

附图说明

图1图示出了可以采用数据通信总线的装置的示例。

图2图示出了用于静态随机存取存储器(sram)位单元的静态写入驱动器机制的示例。

图3图示出了用于静态随机存取存储器(sram)位单元的浮置写入驱动器机制的示例。

图4图示出了用于静态随机存取存储器(sram)位单元的预充电写入驱动器机制的示例。

图5是图示出与写入驱动器电路中的各种信号的时序相对应的波形的图示。

图6是图示出与写入驱动器电路中的各种信号的时序相对应的波形及其对静态噪声容限(snm)的影响的图示。

图7图示出了采用可以根据本文所公开的某些方面进行适配的处理电路的装置的示例。

图8是可以在用于将数据写入到静态随机存取存储器(sram)中的装置处执行的方法的流程图。

图9图示出了根据本文所公开的某些方面适配的装置的硬件实现的示例。

具体实施方式

以下结合附图阐述的详细描述旨在作为对各种配置的描述，而并非旨在表示在其中可以实践本文描述的概念的唯一配置。为了提供对各种概念的透彻理解，详细描述包括了具体细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，以框图形式示出了公知的结构和组件，以避免使这些概念模糊。

现在将参考各种装置和方法来呈现本发明的若干方面。这些装置和方法将在以下详细描述中进行描述，并在附图中通过各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)进行图示。可以使用电子硬件、计算机软件或其任意组合来实现这些元素。将这些元素实现为硬件还是软件取决于特定的应用和施加在整个系统上的设计约束。

根据某些方面，可以在诸如蜂窝电话、智能电话、会话发起协议(sip)电话、膝上型计算机、笔记本、上网本、智能书、个人数字助理(pda)、卫星广播、全球定位系统(gps)设备、智能家居设备、智能照明、多媒体设备、视频设备、数字音频播放器(例如mp3播放器)、相机、游戏机、娱乐设备、车辆组件、可穿戴计算设备(例如智能手表、健康或健身跟踪器、眼镜等)、电器、传感器、安全设备、自动售货机、智能仪表、无人驾驶飞机、多功能直升机、移动计算设备或任何其他类似的功能设备之类的装置100中实现静态随机存取存储器(sram)。

图1图示出了可以采用数据通信总线的装置100的示例。装置100可以包括具有多个电路或设备104、106和/或108的处理电路102，其可以在一个或多个专用集成电路(asic)中或在soc中被实现。在一个示例中，装置100可以是通信设备，并且处理电路102可以包括在asic104中提供的处理设备、一个或多个外围设备106以及使该装置能够与无线电接入网络、核心接入网、互联网和/或其他网络进行通信的收发器108。装置100可以包括例如蜂窝电话和/或移动计算设备(诸如膝上型计算机或物联网(iot)设备)。

asic104可以具有一个或多个处理器112、一个或多个调制解调器110、板上存储器114、总线接口电路116和/或其他逻辑电路或功能。处理电路102可以由操作系统进行控制，该操作系统可以提供应用编程接口(api)层，该应用编程接口(api)层使得一个或多个处理器112能够执行驻留在板上存储器114或在处理电路102上提供的其他处理器可读存储装置122中的软件模块。软件模块可以包括存储在板上存储器114或处理器可读存储装置122中的指令和数据。asic104可以访问其板上存储器114、处理器可读存储装置122和/或处理电路102外部的存储装置。板上存储器114可以包括只读存储器(rom)或随机存取存储器(ram)、电可擦除可编程rom(eeprom)、闪存卡或者任何可以在处理系统和计算平台中使用的存储器设备。处理电路102可以包括、实现或访问本地数据库或其他参数存储装置，该本地数据库或其他参数存储装置可以维持被用来配置和操作装置100和/或处理电路102的操作参数和其他信息。可以使用寄存器、数据库模块、闪存、磁性介质、eeprom、软盘或硬盘等等来实现本地数据库。除了其他组件之外，处理电路102还可以可操作地耦合到诸如显示器126之类的外部设备、诸如开关或按钮128、130之类的操作者控件和/或集成或外部小键盘132等。用户接口模块可以被配置为通过专用通信链路或通过一个或多个串行数据互连而与显示器126、小键盘132等一起操作。

处理电路102可以提供使得某些设备104、106和/或108能够通信的一个或多个总线118a、118b、120。在一个示例中，asic104可以包括总线接口电路116，该总线接口电路116包括电路、计数器、计时器、控制逻辑和其他可配置电路或模块的组合。在一个示例中，总线接口电路116可以被配置为根据通信规范或协议进行操作。处理电路102可以包括或控制配置和管理装置100的操作的功率管理功能。

本公开的各方面涉及一种用于静态随机存取存储器(sram)编译器的写入驱动器机制，其在不影响电路的功率和性能的情况下在静态噪声容限(snm)和跨编译器范围(大小)的可写性方面确保鲁棒的电路行为。结合用于sram的掩蔽功能性，该写入驱动器机制可以适用于字节/位写入操作。

在一方面，示例掩蔽功能性可以由写入掩蔽信号线(wbt_n)控制。值得注意的是，掩蔽功能可以不限于写入掩蔽功能。掩蔽功能可以是指在写入操作中未被写入(例如，未被选择)的位。当启用/选择写入操作时，如果将写入掩蔽信号线设置为电压值零(wbt_n＝0)，那么数据输入(din)将被写入在sram位单元中。因此，当wbt_n＝0时，sram位单元阵列的列将不被掩蔽。可替代地，当启用/选择写入操作时，如果将写入掩蔽信号线设置为电压值一(wbt_n＝1)，那么sram位单元中不会发生任何写入操作。因此，当wbt_n＝1时，sram位单元阵列的列将被掩蔽。

当sram位单元阵列的列被掩蔽时，sram位单元中可能会发生“伪读取”功能。这样确保动态静态噪声容限(snm)受到限制。如果snm不受限制，那么sram位单元内的数据可能会损坏。值得注意的是，动态snm对产量非常重要。因此，需要控制针对所有动态操作的写入驱动器的状态，以防止数据的损坏。

图2图示出了用于静态随机存取存储器(sram)位单元的示例写入驱动器机制200。写入驱动器机制200可以被称为静态写入驱动器机制。

写入驱动器机制200包括sram位单元阵列202，该sram位单元阵列202包括以行和列组织的多个sram位单元(也被称为“位单元”)。对于sram位单元阵列202中的任何给定行，sram位单元阵列202的每一列将包含在其中存储单个数据项或位的位单元。sram位单元阵列202中的每个位单元被耦合到位线(b1)204和反向位线(或位线条(blb))206。在写入操作期间，将要写入到sram位单元阵列202中的位单元的数据放置在针对该位单元的位线(b1)204和/或反向位线(b1b)206上。

写入驱动器机制200还包括第一写入多路复用器选择器(第一多路复用选择)208，其可以经由位线(b1)204选择位单元阵列202中用于写入数据的列。位线(b1)204耦合到第一多路复用选择208的漏极。第一多路复用选择208的源极耦合到第一写入驱动器节点(wd)，第一写入驱动器节点(wd)耦合到第一驱动电路210的输出。第一驱动电路210包括pmos晶体管和nmos晶体管。pmos晶体管的源极耦合到正电源电压(vdd)，并且pmos晶体管的漏极耦合到第一写入驱动器节点(wd)。nmos晶体管的漏极耦合到第一写入驱动器节点(wd)，并且nmos晶体管的源极耦合到接地节点。此外，pmos晶体管的栅极和nmos晶体管的栅极耦合到第一输入节点(gdin)。

写入驱动器机制200还包括第二写入多路复用器选择器(第二多路复用选择)212，其可以经由反向位线(blb)206选择位单元阵列202中用于写入数据的列。反向位线(blb)206耦合到第二多路复用选择212的漏极。第二多路复用选择212的源极耦合到第二写入驱动器节点(wd_n)，第二写入驱动器节点(wd_n)耦合到第二驱动电路214的输出。第二驱动电路214包括pmos晶体管和nmos晶体管。pmos晶体管的源极耦合到正电源电压(vdd)，并且pmos晶体管的漏极耦合到第二写入驱动器节点(wd_n)。nmos晶体管的漏极耦合到第二写入驱动器节点(wd_n)，并且nmos晶体管的源极耦合到接地节点。此外，pmos晶体管的栅极和nmos晶体管的栅极耦合到第二输入节点(gdin_n)。

表1

表1提供了用于在sram位单元中写入数据输入(din)的示例值。参考图2，可以通过第一驱动电路210的pmos晶体管和nmos晶体管以及第二驱动电路214的pmos晶体管和nmos晶体管来促进上拉/下拉动作。参考图2和表1，当位掩蔽未被执行(wbt_n＝0)时，通过在第一输入节点(gdin)处提供电压值0以将(第一驱动电路210的)pmos晶体管置于低电阻状态并且将(第一驱动电路210的)nmos晶体管置于高电阻状态，可以经由位线(bl)204将数据输入(din)1写入在位单元中。这样做有效地将第一写入驱动器节点(wd)上拉至高电压电平，导致经由位线(b1)204将数据输入(din)1写入在位单元中。通过在第二输入节点(gdin_n)处提供电压值1以将(第二驱动电路214的)pmos晶体管置于高电阻状态和将(第二驱动电路214的)nmos晶体管置于低电阻状态，也可以将数据输入(din)1经由反向位线(blb)206写入在位单元中。这样做有效地将第二写入驱动器节点(wd_n)下拉至低电压电平，导致经由反向位线(bl)206将数据输入(din)1写入在位单元中。

此外，当位掩蔽未被执行(wbt_n＝0)时，通过在第一输入节点(gdin)处提供电压值1，以将(第一驱动电路210的)pmos晶体管置于高电阻状态并且将(第一驱动电路210的)nmos晶体管置于低电阻状态，可以经由位线(bl)204将数据输入(din)0写入在位单元中。这样做有效地将第一写入驱动器节点(wd)下拉至低电压电平，导致经由位线(b1)204将数据输入(din)0写入在位单元中。通过在第二输入节点(gdin_n)处提供电压值0，以将(第二驱动电路214的)pmos晶体管置于低电阻状态并且将(第二驱动电路214的)nmos晶体管置于高电阻状态，也可以将数据输入(din)0经由反向位线(blb)206写入在位单元中。这样做有效地将第二写入驱动器节点(wd_n)上拉至高电压电平，导致经由反向位线(b1)206将数据输入(din)0写入在该位单元中。

进一步参考图2和表1，当位掩蔽正被执行(wbt_n＝1)时，通过在第一输入节点(gdin)处提供电压值0以将第一写入驱动器节点(wd_n)上拉至高电压电平，以及在第二输入节点(gdin_n)处提供电压值0以将第二写入驱动器节点(wd_n)上拉至高电压电平，可以针对数据输入(din)1掩蔽位单元。此外，当位掩蔽正被执行(wbt_n＝1)时，通过在第一输入节点(gdin)处提供电压值0以将第一写入驱动器节点(wd_n)上拉至高电压电平，以及在第二输入节点(gdin_n)处提供电压值0以将第二写入驱动器节点(wd_n)上拉至高电压电平，可以针对数据输入(din)0掩蔽位单元。

值得注意的是，在位掩蔽(wbt_n＝1)期间，由于第一输入节点(gdin)和第二输入节点(gdin_n)等于0，所以第一写入驱动器节点(wd)和第二写入驱动器节点(wd_n)均被拉至高电压电平。这增加了位单元上的压力，其显著降低了位单元上的访问干扰容限(adm)或静态噪声容限(snm)，这可能会导致意外的位翻转。因此，实现写入驱动器机制200的某些位单元设计(例如7nm位单元设计)可能会经历高故障率，因为它们可能倾向于降低的adm/snm。

图3图示出了用于静态随机存取存储器(sram)位单元的示例写入驱动器机制300。写入驱动器机制300可以被称为浮置写入驱动器机制。

写入驱动器机制300包括类似于以上描述的图2的sram位单元阵列202的sram位单元阵列302。sram位单元阵列302中的每个位单元耦合到位线(b1)304和反向位线(或位线条(blb))306。在写入操作期间，将要写入到sram位单元阵列302中的位单元的数据被放置在针对位单元的位线(b1)304和/或反向位线(b1b)306上。

写入驱动器机制300还包括第一写入多路复用器选择器(第一多路复用选择)308，其可以经由位线(b1)304选择位单元阵列302中用于写入数据的列。位线(b1)304耦合到第一多路复用选择308的漏极。第一多路复用选择308的源极耦合到第一写入驱动器节点(wd)，第一写入驱动器节点(wd)耦合到第一驱动电路310的输出。第一驱动电路310包括两个nmos晶体管(例如，第一nmos晶体管和第二nmos晶体管)。第一nmos晶体管的漏极耦合到正电源电压(vdd)，并且第一nmos晶体管的源极耦合到第一写入驱动器节点(wd)。第二nmos晶体管的漏极耦合到第一写入驱动器节点(wd)，并且第二nmos晶体管的源极耦合到接地节点。此外，第一nmos晶体管的栅极耦合至第二输入节点(gdin_n)，并且第二nmos晶体管的栅极耦合至第一输入节点(gdin)。

写入驱动器机制300还包括第二写入多路复用器选择器(第二多路复用选择)312，其可以经由反向位线(blb)306选择位单元阵列302中用于写入数据的列。反向位线(blb)306耦合到第二多路复用选择312的漏极。第二多路复用选择312的源极耦合到第二写入驱动器节点(wd_n)，第二写入驱动器节点耦合到第二驱动电路314的输出。第二驱动电路314包括两个nmos晶体管(例如，第三nmos晶体管和第四nmos晶体管)。第三nmos晶体管的漏极耦合到正电源电压(vdd)，并且第三nmos晶体管的源极耦合到第二写入驱动器节点(wd_n)。第四nmos晶体管的漏极耦合到第二写入驱动器节点(wd_n)，并且第四nmos晶体管的源极耦合到接地节点。此外，第三nmos晶体管的栅极耦合到第一输入节点(gdin)，并且第四nmos晶体管的栅极耦合到第二输入节点(gdin_n)。

参考图3，可以通过第一驱动电路310的第一nmos晶体管和第二nmos晶体管以及第二驱动电路314的第三nmos晶体管和第四nmos晶体管来促进上拉/下拉动作。参考图3和表1，当位掩蔽未被执行(wbt_n＝0)时，通过在第二输入节点(gdin_n)处提供电压值1以将(第一驱动电路310的)第一nmos晶体管置于低电阻状态并且在第一输入节点(gdin)处提供电压值0以将(第一驱动电路310的)第二nmos晶体管置于高电阻状态，可以经由位线(b1)304将数据输入(din)1写入在位单元中。这样做有效地将第一写入驱动器节点(wd)上拉至高电压电平，导致经由位线(b1)304将数据输入(din)1写入在位单元中。值得注意的是，在第一输入节点(gdin)处提供电压值0还将(第二驱动电路314的)第三nmos晶体管置于高电阻状态，并且在第二输入节点(gdin_n)处提供电压值1则将(第二驱动电路314的)第四nmos晶体管置于低电阻状态。这样做有效地将第二写入驱动器节点(wd_n)下拉至低电压电平，导致经由反向位线(blb)306将数据输入(din)1写入在位单元中。

此外，当位掩蔽未被执行(wbt_n＝0)时，通过在第二输入节点(gdin_n)处提供电压值0以将(第一驱动电路310的)第一nmos晶体管置于高电阻状态并且在第一输入节点(gdin)处提供电压值1以将(第一驱动电路310的)第二nmos晶体管置于低电阻状态，可以经由位线(bl)304将数据输入(din)0写入在位单元中。这样做有效地将第一写入驱动器节点(wd)下拉至低电压电平，导致经由位线(b1)304将数据输入(din)0写入在位单元中。值得注意的是，在第一输入节点(gdin)处提供电压值1还将(第二驱动电路314的)第三nmos晶体管置于低电阻状态，并且在第二输入节点(gdin_n)处提供电压值0还将(第二驱动电路314的)第四nmos晶体管置于高电阻状态。这样做有效地将第二写入驱动器节点(wd_n)上拉至高电压电平，导致经由反向位线(blb)306将数据输入(din)0写入在位单元中。

进一步参考图3和表1，当位掩蔽正被执行(wbt_n＝1)时，通过在第一输入节点(gdin)处提供电压值0并且在第二输入节点(gdin_n)处提供电压值0，可以针对数据输入(din)0或1掩蔽位单元。这将第一驱动电路310的第一nmos晶体管和第二nmos晶体管置于高电阻状态，其导致第一写入驱动器节点(wd)浮置(例如，在0v处)。在本公开中，术语“浮置”可以是指未被固定到特定电压的节点的状态。类似地，当第一输入节点(gdin)和第二输入节点(gdin_n)具有电压值0时，第二驱动电路314的第三nmos晶体管和第四nmos晶体管被置于高电阻状态，这导致第二写入驱动器节点(wd_n)浮置(例如，在vdd处)。

在一方面，当根据写入驱动器机制300执行位掩蔽时，位单元可以体验不到压力，从而增加降低的adm/snm。然而，当第一多路复用选择308被接通以执行写入操作时，在位线(b1)304和第一写入驱动器节点(wd)之间共享电荷。类似地，当第二多路复用选择312被接通以执行写入操作时，在反向位线(blb)306和第二写入驱动器节点(wd_n)之间共享电荷。例如，如图3中所示，具有1ff电容的位线(b1)304可以与具有6.5ff电容的第一写入驱动器节点(wd)共享电荷，并且具有1ff电容的反向位线(blb)306可以与具有6.5ff电容的第二写入驱动器节点(wd_n)共享电荷。

在一方面，如果第一写入驱动器节点(wd)/第二写入驱动器节点(wd_n)的电容远大于位线(b1)304/反向位线(blb)306的电容，则位线(b1)304/反向位线(b1b)306的电压可以被降低到写入操作所需的电压电平以下，这可能导致对位单元的虚假写入和随机写入。换句话说，当位线/反向位线电容远小于wd/wd_n电容时，由于电荷共享而导致可能发生虚假写入操作。对于高电流位单元，这种问题可能更明显，而对于在存储体之间共享写入驱动器并且因此具有非常高电容的两个存储体设计而言，这种问题会更加严重。

图4图示出了用于静态随机存取存储器(sram)位单元的示例写入驱动器机制400。写入驱动器机制400可以被称为用于被掩蔽的位单元的预充电写入驱动器机制。

写入驱动器机制400包括类似于以上描述的图2的sram位单元阵列202的sram位单元阵列402。sram位单元阵列402中的每个位单元耦合到位线(b1)404和反向位线(或位线条(blb))406。在写入操作期间，将要写入到sram位单元阵列402中的位单元的数据被放置在针对该位单元的位线(b1)404和/或反向位线(b1b)406上。

写入驱动器机制400还包括第一写入多路复用器选择器(第一多路复用选择)408，其可以经由位线(b1)404选择位单元阵列402中用于写入数据的列。位线(b1)404耦合到第一多路复用选择408的漏极。第一多路复用选择408的源极耦合到第一写入驱动器节点(wd)，第一写入驱动器节点(wd)耦合到第一驱动电路410的输出。第一驱动电路410包括pmos晶体管和nmos晶体管。pmos晶体管的漏极耦合到第一写入驱动器节点(wd)，并且pmos晶体管的源极耦合到第一中间写入驱动器节点(int_wd)，第一中间写入驱动器节点(int_wd)耦合到第一预充电电路416的输出。nmos晶体管的漏极耦合到第一写入驱动器节点(wd)，并且nmos晶体管的源极耦合到接地节点。此外，pmos晶体管的栅极和nmos晶体管的栅极耦合到第一输入节点(gdin)。

第一预充电电路416可以包括两个pmos晶体管。每个pmos晶体管的源极耦合到正电源电压(vdd)，并且每个pmos晶体管的漏极耦合到第一中间写入驱动器节点(int_wd)。(第一预充电电路416的)一个pmos晶体管的栅极耦合到写入掩蔽信号线(wbt_n)，并且(第一预充电电路416的)另一个pmos晶体管的栅极耦合到位时钟(bclk)。

写入驱动器机制400还包括第二写入多路复用器选择器(第二多路复用选择)412，其可以经由反向位线(blb)406选择位单元阵列402中用于写入数据的列。反向位线(blb)406耦合到第二多路复用选择412的漏极。第二多路复用选择412的源极耦合到第二写入驱动器节点(wd_n)，第二写入驱动器节点(wd_n)耦合到第二驱动电路414的输出。第二驱动电路414包括pmos晶体管和nmos晶体管。pmos晶体管的漏极耦合到第二写入驱动器节点(wd_n)，并且pmos晶体管的源极耦合到第二中间写入驱动器节点(int_wd_n)，第二中间写入驱动器节点(int_wd_n)耦合到第二预充电电路418的输出。nmos晶体管的漏极耦合到第二写入驱动器节点(wd_n)，并且nmos晶体管的源极耦合到接地节点。此外，pmos晶体管的栅极和nmos晶体管的栅极耦合到第二输入节点(gdin_n)。

第二预充电电路418可以包括两个pmos晶体管。每个pmos晶体管的源极耦合到正电源电压(vdd)，并且每个pmos晶体管的漏极耦合到第二中间写入驱动器节点(int_wd_n)。(第二预充电电路418的)一个pmos晶体管的栅极耦合至写入掩蔽信号线(wbt_n)，并且(第二预充电电路418的)另一个pmos晶体管的栅极耦合至位时钟(bclk)。

在一方面，写入驱动器机制400减少了位单元上的压力，从而显著改善了adm/snm，并且最小化了在位单元中发生虚假/偶然写入操作的机会。写入驱动器机制400通过在写入周期之前(例如，在位掩蔽期间)将第一写入驱动器节点(wd)和第二写入驱动器节点(wd_n)预充电至高电压电平并在有效的写入周期期间切断上拉至高电压电平来实现这一点。

在一方面，在有效的写入周期期间，当位掩蔽未被执行(即，wbt_n＝0)时，由wbt_n控制的第一预充电电路416中的pmos晶体管将被置于低电阻状态，从而导致第一中间写入驱动器节点(int_wd)被保持到高电压电平。当第一中间写入驱动器节点(int_wd)被保持为高时，第一写入驱动器节点(wd)将取决于第一输入节点(gdin)的电压值而被驱动为高/低电压电平。例如，如果gdin为0，那么(第一驱动电路410的)pmos晶体管将被置于低电阻状态，并且(第一驱动电路410的)nmos晶体管将被置于高电阻状态，从而导致第一写入驱动器节点(wd)以及因此导致位线404被保持到高电压电平。如果gdin为1，那么(第一驱动电路410的)pmos晶体管将被置于高电阻状态，并且(第一驱动电路410的)nmos晶体管将被置于低电阻状态，从而导致第一写入驱动器节点(wd)以及因此导致位线404被保持到低电压电平。

类似地，在有效的写入周期期间，当位掩蔽未被执行(即wbt_n＝0)时，由wbt_n控制的第二预充电电路418中的pmos晶体管将被置于低电阻状态，从而导致第二中间写入驱动器节点(int_wd_n)被保持到高电压电平。当第二中间写入驱动器节点(int_wd_)被保持为高时，第二写入驱动器节点(wd_n)将取决于第二输入节点(gdin_n)的电压值而被驱动为高/低电压电平。例如，如果gdin_n为0，那么(第二驱动电路414的)pmos晶体管将被置于低电阻状态，并且(第二驱动电路414的)nmos晶体管将被置于高电阻状态，从而导致第二写入驱动器节点(wd_n)以及因此导致反向位线406被保持到高电压电平。如果gdin_为1，那么(第二驱动电路414的)pmos晶体管将被置于高电阻状态，并且(第二驱动电路414的)nmos晶体管将被置于低电阻状态，从而导致第二写入驱动器节点(wd_n)以及因此导致反向位线406被保持到低电压电平。

在一方面，当位掩蔽正被执行(即，wbt_n＝1，gdin＝0，并且gdin_n＝0)时，由wbt_n控制的第一预充电电路416中的pmos晶体管将被置于高电阻状态(截止状态)。因此，写入掩蔽信号线(wbt_n)将不控制要被驱动的第一写入驱动器节点(wd)的电压。相反，第一写入驱动器节点(wd)将经由位时钟(bclk)而被预充电。也就是说，在写入周期期间，位时钟(例如bclk＝0)将提供一个信号，该信号将促进高电压电平对第一中间写入驱动器节点(int_wd)进行预充电，并且因此对第一写入驱动器节点(wd)进行预充电，因为gdin＝0。如此，当位单元阵列402中的列被掩蔽时，第一写入驱动器节点(wd)经由位时钟(bclk)而被预充电。因此，预充电的第一写入驱动器节点(wd)在下一写入周期开始时将浮置为高(但不保持为高)。

类似地，当位掩蔽正被执行(即wbt_n＝1，gdin＝0，并且gdin_n＝0)时，由wbt_n控制的第二预充电电路418中的pmos晶体管将被置于高电阻状态(截止状态)。因此，写入掩蔽信号线(wbt_n)将不控制要被驱动的第二写入驱动器节点(wd_n)的电压。相反，第二写入驱动器节点(wd_n)将经由位时钟(bclk)而被预充电。也就是说，在写入周期期间，位时钟(例如bclk＝0)将提供一个信号，该信号将促进高电压电平对第二中间写入驱动器节点(int_wd_n)进行预充电，并且因此对第二中间写入驱动器节点进行预充电(wd_n)，因为gdin_n＝0。如此，当位单元阵列402中的列被掩蔽时，第二写入驱动器节点(wd_n)经由位时钟(bclk)而被预充电。因此，预充电的第二写入驱动器节点(wd_n)在下一写入周期开始时将浮置为高(但不保持为高)。因此，在本公开的一个方面中，位时钟(bclk)可以控制(例如，钟控)第一预充电电路416(或第二预充电电路418)以与第一驱动电路410(或第二驱动电路414)一起操作，以对第一写入驱动器节点wd(或第二写入驱动器节点wd_n)进行预充电并使第一写入驱动器节点wd(或第二写入驱动器节点wd_n)浮置。

在一方面，写入驱动器机制400的第一写入驱动器节点(wd)和第二写入驱动器节点(wd_n)被浮置为高，以便不对位单元阵列402内的位单元施加压力。因此，由于减少了位单元上的压力，改善了adm/snm。

在一方面，第一写入驱动器节点(wd)和第二写入驱动器节点(wd_n)经由位时钟(bclk)而被预充电，以确保第一写入驱动器节点(wd)和第二写入驱动器节点(wd_n)、以及因此的位线(b1)404和反向位线(blb)406在写入周期开始时将具有高电压电平。这导致在位线(b1)404/反向位线(blb)406与第一写入驱动器节点(wd)/第二写入驱动器节点(wd_n)之间没有电荷共享，从而消除了虚假写入问题。

在另一方面，在位线(b1)404和/或反向位线(blb)406被导通时，在第一写入驱动器节点(wd)和第二写入驱动器节点(wd_n)上维持适当的电压，从而与在位线(b1)404/反向位线(blb)406和第一写入驱动器节点(wd)/第二写入驱动器节点(wd_n)之间电荷共享相关联的问题被避免。例如，在写入驱动器机制400中，位线/反向位线电压电平被维持在高于执行写入操作所需的电压电平的电平，从而即使在强电荷共享的情况下也最小化了虚假写入或偶然写入。可以通过提供最佳预充电时间的位线预充电跟踪机制来管理两个信号之间的差异。

在本公开的一方面中，用于静态随机存取存储器(sram)的写入驱动器电路400包括位单元阵列402、耦合到位单元阵列402的位线(b1)404以及第一驱动电路410，该第一驱动电路410被配置为经由第一写入驱动器节点(wd)驱动位线(b1)404，以便在写入周期期间将数据写入到位单元阵列402的位单元中。写入驱动器电路400还包括第一预充电电路416，该第一预充电电路416被配置为控制第一驱动电路410或与第一驱动电路410一起操作，以在位掩蔽操作被禁用时在写入周期期间将第一写入驱动器节点(wd)驱动至高电压电平或低电压电平。第一预充电电路416还被配置为控制第一驱动电路410或与第一驱动电路410一起操作，以在位掩蔽操作被启用时将第一写入驱动器节点(wd)预充电至高电压电平。在用于位掩蔽操作的写入周期期间，预充电的第一写入驱动器节点(wd)浮置在高电压电平。如此，当预充电的第一写入驱动器节点(wd)浮置在高电压电平时，在写入周期开始时，在位线(b1)404上维持用于将数据写入到位单元中的阈值电压电平。

在一方面，第一预充电电路416耦合到位时钟输入(bclk)和掩蔽信号线输入(wbt_n)，其中掩蔽信号线输入(wbt_n)启用或禁用位掩蔽操作。当掩蔽信号线输入(wbt_n)禁用位掩蔽操作时，基于掩蔽信号线输入(wbt_n)，控制第一驱动电路410以将第一写入驱动器节点(wd)驱动至高电压电平或低电压电平。当掩蔽信号线输入(wbt_n)启用位掩蔽操作时，基于位时钟输入(例如，bclk＝0)，控制第一驱动电路410以将第一写入驱动器节点(wd)预充电至高电压电平。

在另一方面，第一驱动电路410耦合到第一数据输入(gdin)。第一驱动电路410被控制以进一步基于第一数据输入(gdin)处的电压值而将第一写入驱动器节点(wd)驱动至高电压电平或低电压电平。

在本公开的一方面中，写入驱动器电路400还包括耦合到位单元阵列402的反向位线(blb)406、第二驱动电路414以及第二预充电电路418，该第二驱动电路414被配置为经由第二写入驱动器节点(wd_n)来驱动反向位线(blb)406，以便在写入周期期间将数据写入到位单元中。第二预充电电路418被配置为控制第二驱动电路414或与第二驱动电路414一起操作，以在位屏蔽操作被禁用时将第二写入驱动器节点(wd_n)驱动至高电压电平或低电压电平。第二预充电电路418还被配置为控制第二驱动电路414或与第二驱动电路414一起操作，以在位屏蔽操作被启用时将第二写驱动器节点(wd_n)预充电至高电压电平，其中在用于位屏蔽操作的写入周期期间，预充电的第二写入驱动器节点(wd_n)浮置在高电压电平。如此，当预充电的第二写入驱动器节点(wd_n)浮置在高电压电平时，在写入周期开始时，在反向位线(blb)406上维持用于将数据写入到位单元中的阈值电压电平。

在一方面，第二预充电电路418耦合到位时钟输入(bclk)和掩蔽信号线输入(wbt_n)。当掩蔽信号线输入(wbt_n)禁用位掩蔽操作时，基于掩蔽信号线输入(wbt_n)，控制第二驱动电路414以将第二写入驱动器节点(wd_n)驱动至高电压电平或低电压电平。当掩蔽信号线输入(wbt_n)启用位掩蔽操作时，基于位时钟输入(例如，bclk＝0)，控制第二驱动电路414以将第二写入驱动器节点(wd_n)预充电至高电压电平。

在另一方面，第二驱动电路414耦合到第二数据输入(gdin_n)。第二驱动电路414被控制为进一步基于第二数据输入端(gdin_n)处的电压值而将第二写入驱动器节点(wd_n)驱动至高电压电平或低电压电平。

在本公开的一方面中，第二驱动电路414可以经由第二写入驱动器节点(wd_n)来驱动反向位线(blb)406，或者第一驱动电路410可以经由第一写入驱动器节点(wd)来驱动位线(bl)404。例如，第二驱动电路414可以驱动电流在第二写入驱动器节点(wd_n)和反向位线(blb)406之间流动，并且第一驱动电路410可以驱动电流在第一写入驱动器节点(wd)和位线(bl)404之间流动。

图5是图示出与写入驱动器电路400中的各种信号的时序相对应的波形的图示500。如所示，图示500被分为四个部分502、504、506和508，每个部分描绘了特定类型的信号的电压随时间的关系(波形)。例如，第一部分502图示出了字线(wl)的信号510的波形。第二部分504图示出了在第一写入驱动器节点(wd)处的信号512的波形。第二部分504还图示出了在第二写入驱动器节点(wd_n)处的信号514的波形。

第三部分506图示出了在位线(bl)404处的信号516的波形以及在反向位线(blb)406处的信号518的波形。第四部分508图示出了在节点q处的信号520的波形，其中节点q是耦合至位线b1(404)的位单元节点。第四部分508还图示出了在节点qb处的信号522的波形，其中节点qb是耦合至反向位线(blb)406的位单元节点。值得注意的是，如信号512(wd)相对于信号516(b1)的时序以及信号514(wd_n)相对于信号518(blb)的时序所示，在节点wd和bl404和/或节点wd_n和blb406之间不发生电荷共享。因此，如信号520(q)和信号522(qb)的时序所示，在位单元阵列402中将不会发生任何虚假或偶然的写入操作。

图6是图示出了与写入驱动器电路400中的各种信号的时序相对应的波形及其对静态噪声容限(snm)的影响的图示600。如图所示，图示600被分为三个部分602、604和606，每个部分描绘了特定类型信号的电压随时间的关系(波形)。例如，第一部分602图示出了字线(wl)的信号608的波形。第二部分604图示出了在常规节点q处的常规信号610的波形，其中常规节点q是耦合至常规写入驱动器电路的位线的位单元节点。第二部分604还图示出了在节点q处的信号612的波形，其中节点q是耦合至写入驱动器电路400的位线(b1)404的位单元节点。第三部分606图示出了在常规写入驱动器电路的常规第一写入驱动器节点(常规wd)处的信号614的波形。第三部分606还图示出了在写入驱动器电路400的第一写入驱动器节点(wd)处的信号616的波形。

在一方面，参考第二部分604，可以通过将常规节点q处的常规信号610的波形与预定值630进行比较来确定常规静态噪声容限(snm)618。类似地，可以通过将节点q处的信号612的波形与预定值630进行比较来确定写入驱动器电路400的静态噪声容限(snm)。如部分604中所示，如与常规写入驱动器电路的常规snm618相比，写入驱动器电路400产生改善的snm620。

图7图示出了采用可以根据本文所公开的某些方面进行适配的处理电路的装置的示例。在一些示例中，装置700可以执行本文所公开的一个或多个功能。根据本公开的各个方面，可以使用处理电路702来实现本文所公开的元件、或元件的任何部分、或元件的任何组合。处理电路702可以包括由硬件和软件模块的某种组合控制的一个或多个处理器704。处理器704的示例包括微处理器、微控制器、数字信号处理器(dsp)、soc、asic、现场可编程门阵列(fpga)、可编程逻辑器件(pld)、状态机、定序器、门控逻辑、分立硬件电路以及其他合适的被配置为执行本公开中所描述的各种功能性的硬件。一个或多个处理器704可以包括执行特定功能并且可以由软件模块716之一配置、扩充或控制的专用处理器。一个或多个处理器704可以通过在初始化期间加载的软件模块716的组合来进行配置，并通过在操作期间加载或卸载一个或多个软件模块716来进一步进行配置。

在所图示的示例中，处理电路702可以用总线架构来实现，该总线架构总体上由总线710表示。总线710可以包括任意数量的互连总线和桥，这取决于处理电路702的具体应用以及总体设计约束。总线710将包括一个或多个处理器704和存储装置706的各种电路链接在一起。存储装置706可以包括存储器设备和大容量存储设备，并且在本文中可以被称为计算机可读介质和/或处理器可读介质。总线710还可以链接各种其他电路，诸如定时源、计时器、外围设备、电压调节器和功率管理电路。总线接口708可以提供总线710与一个或多个收发器712a、712b之间的接口。可以针对处理电路所支持的每种联网技术提供收发器712a、712b。在一些实例中，多种联网技术可以共享在收发器712a、712b中找到的一些或全部电路装置或处理模块。每个收发器712a、712b提供用于通过传输介质与各种其他装置进行通信的部件。在一个示例中，收发器712a可以被用于将装置700耦合到多线总线。在另一示例中，收发器712b可以被用于将装置700连接到无线网络。取决于装置700的性质，还可以提供用户接口718(例如，小键盘、显示器、扬声器、麦克风、操纵杆)，并且用户接口718可以直接或通过总线接口708可通信地耦合到总线710。

处理器704可以负责管理总线710，并且可以进行通用处理，该通用处理可以包括执行存储在可以包括存储装置706的计算机可读介质中的软件。在这方面，包括处理器704的处理电路702可以被用来实现本文所公开的任何方法、功能和技术。存储装置706可以被用于存储在执行软件时由处理器704操纵的数据，并且该软件可以被配置为实现本文所公开的任何一种方法。

处理电路702中的一个或多个处理器704可以执行软件。软件应被广义地解释为意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能、算法等，无论是被称为软件、固件、中间件、微码、硬件描述语言还是其他形式。该软件可以以计算机可读的形式驻留在存储装置706中或外部计算机可读介质中。外部计算机可读介质和/或存储装置706可以包括非暂时性计算机可读介质。非暂时性计算机可读介质例如包括磁存储装置设备(例如硬盘、软盘、磁条)、光盘(例如紧凑盘(cd)或数字通用盘(dvd))、智能卡、闪存设备(例如“闪存驱动器”、卡、棒或密钥驱动器)、ram、rom、可编程只读存储器(prom)、包括eeprom的可擦除prom(eprom)、寄存器、可移动盘和任何其他合适的用于存储可以被计算机访问和读取的软件和/或指令的介质。例如，计算机可读介质和/或存储装置706还可以包括载波、传输线以及任何其他合适的用于传输可以被计算机访问和读取的软件和/或指令的介质。计算机可读介质和/或存储装置706可以驻留在处理电路702中、在处理器704中、在处理电路702外部、或者分布在包括处理电路702的多个实体中。计算机可读介质和/或存储装置706可以被体现在计算机程序产品中。例如，计算机程序产品可以包括包装材料中的计算机可读介质。本领域技术人员将认识到，取决于特定应用和强加于整个系统的总体设计约束，如何最佳地实现在本公开中所呈现的所述功能性。

存储装置706可以维持在可加载代码段、模块、应用、程序等中维持和/或组织的软件，其在本文中可以被称为软件模块716。每个软件模块716可以包括指令和数据，其在被安装或加载到处理电路702上并由一个或多个处理器704执行时有助于控制一个或多个处理器704的操作的运行时图像714。当被执行时，某些指令可以使得处理电路702执行根据本文所述的某些方法、算法和过程的功能。

一些软件模块716可以在处理电路702的初始化期间被加载，并且这些软件模块716可以配置处理电路702以使得能够执行本文所公开的各种功能。例如，一些软件模块716可以配置处理器704的内部设备和/或逻辑电路722，并且可以管理对外部设备的访问，外部设备诸如是收发器712、总线接口708、用户接口718、计时器、数学协处理器等等。软件模块716可以包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互，并且控制对由处理电路702所提供的各种资源的访问。资源可以包括存储器、处理时间、对收发器712的访问、用户接口718等等。

处理电路702的一个或多个处理器704可以是多功能的，由此一些软件模块716被加载并配置为执行不同的功能或同一功能的不同实例。例如，一个或多个处理器704可以另外适于管理响应于来自用户接口718、收发器712和设备驱动器的输入而发起的后台任务。为了支持多种功能的执行，一个或多个处理器704可以被配置为提供多任务环境，由此根据需要或期望，将多个功能中的每一个功能实现为由一个或多个处理器704服务的一组任务。在一个示例中，可以使用时间共享程序720来实现多任务环境，该时间共享程序720在不同任务之间传递处理器704的控制，由此在任何未完成的操作完成时和/或响应于诸如中断之类的输入，每个任务将一个或多个处理器704的控制权返回给时间共享程序720。当任务控制一个或多个处理器704时，处理电路有效地专用于与控制任务相关联的功能所解决的目的。时间共享程序720可以包括操作系统、基于循环转移控制的主循环、根据功能的优先级分配对一个或多个处理器704的控制的功能、和/或通过向操控功能提供一个或多个处理器704的控制来响应外部事件的中断驱动的主循环。

图8是可以在用于将数据写入到sram中的装置(例如，并入有静态随机存取存储器(sram)的蜂窝电话和移动计算设备之一)处执行的方法的流程图800。

在框802处，装置可以接收(例如，经由第一预充电电路416和第二预充电电路418)位时钟输入(例如，bclk)和掩蔽信号线输入(例如，wbt_n)。掩蔽信号线输入可以启用或禁用位掩蔽操作。在框804处，装置可以基于掩蔽信号线输入的电压值来检测(例如，经由第一预充电电路416和第二预充电电路418)位掩蔽操作被启用还是被禁用。在一方面，在位掩蔽操作被禁用的情况下，掩蔽信号线输入可以控制第一预充电电路416或第二预充电电路418以与驱动电路(例如，第一驱动电路410或第二驱动电路414)一起操作。在另一方面，位时钟输入可以控制第一预充电电路416/第二预充电电路418以与第一驱动电路410/第二驱动电路414一起操作，以将写入驱动器节点(例如，wd或wd_n)预充电至高电压电平，并使写入驱动器节点浮置以进行位掩蔽操作。

在框806处，装置可以接收(例如，经由第一驱动电路410)第一数据输入(例如，gdin)。在框808处，装置可以(例如，经由第一驱动电路410)将第一写入驱动器节点(例如，wd)驱动至高电压电平或低电压电平以用于写入操作。在一方面，当掩蔽信号线输入禁用位掩蔽操作时，基于掩蔽信号线输入，将第一写入驱动器节点驱动至高电压电平或低电压电平。在另一方面，进一步基于第一数据输入的电压值，将第一写入驱动器节点驱动至高电压电平或低电压电平。

在框810处，装置可以(例如，经由第一驱动电路410)驱动耦合到位单元阵列(例如，位单元阵列402)的位单元的位线(例如，bl404)，以根据第一写入驱动器节点处的高电压电平或低电压电平，将数据写入到位单元中，以进行写入操作。

在框812处，装置可以(例如，经由第一预充电电路416和第一驱动电路410)将第一写入驱动器节点预充电至高电压电平，并使第一写入驱动器节点浮置以进行位掩蔽操作。在一方面，当掩蔽信号线输入启用位掩蔽操作时，基于位时钟输入，将第一写入驱动器节点预充电至高电压电平。如此，当第一写入驱动器节点浮置在高电压电平时，在写入周期开始时，在位线上维持用于将数据写入到位单元中的阈值电压电平。

在一方面，在框804之后，装置可以与框806至框812的操作并行地执行框814至框820的操作。

在框814处，装置可以接收(例如，经由第二驱动电路414)第二数据输入(例如，gdin_n)。在框816处，装置可以(例如，经由第二驱动电路414)将第二写入驱动器节点(例如，wd_n)驱动至高电压电平或低电压电平以用于写入操作。在一方面，当掩蔽信号线输入禁用位掩蔽操作时，基于掩蔽信号线输入(例如，wbt_n)将第二写入驱动器节点驱动至高电压电平或低电压电平。在另一方面，进一步基于第二数据输入的电压值，将第二写入驱动器节点驱动至高电压电平或低电压电平。

在框818处，装置可以驱动耦合到位单元阵列(例如，位单元阵列402)的位单元的反向位线(例如，blb406)，以根据在第二写入驱动器节点处的高电压电平或低电压电平，将数据写入到位单元中，以进行写入操作。

在框820处，装置可以(经由第二预充电电路418和第二驱动电路414)将第二写入驱动器节点预充电至高电压电平，并使第二写入驱动器节点浮置以进行位掩蔽操作。在一方面，当掩蔽信号线输入启用位掩蔽操作时，基于位时钟输入(例如，bclk)将第二写入驱动器节点预充电至高电压电平。如此，当第二写入驱动器节点浮置在高电压电平时，在写入周期开始时，在反向位线上维持用于将数据写入到位单元中的阈值电压电平。

图9是图示出了用于采用处理电路902的装置900的硬件实现的示例的图示。根据本文所公开的某些方面，该装置可以实现桥接电路。处理电路通常具有控制器或处理器916，其可以包括一个或多个微处理器、微控制器、数字信号处理器、定序器和/或状态机。处理电路902可以用总线架构来实现，该总线架构通常由总线920表示。总线920可以包括任意数量的互连总线和桥，这取决于处理电路902的特定应用和总体设计约束。总线920将包括由控制器或处理器916表示的一个或多个处理器和/或硬件模块、模块或电路904、906、908和910以及处理器可读存储介质918的各种电路链接在一起。可以提供一个或多个物理层电路和/或模块914以支持在使用多线总线912或其他通信结构实现的通信链路上的通信。总线920还可以链接各种其他电路，诸如定时源、外围设备、电压调节器和电源管理电路，这些在本领域中是众所周知的并且因此将不再赘述。

处理器916负责一般处理，包括执行存储在处理器可读存储介质918上的软件、代码和/或指令。处理器可读存储介质可以包括非暂时性存储介质。当由处理器916执行时，该软件使处理电路902对任何特定装置执行上述的各种功能(例如，关于图8描述的功能)。处理器可读存储介质可以被用于存储在执行软件时由处理器916操纵的数据。处理电路902还包括模块904、906、908和910中的至少一个。模块904、906、908和910可以是在处理器916中运行的、驻留/存储在处理器可读存储介质918中的软件模块、耦合到处理器916的一个或多个硬件模块、或其某种组合。模块904、906、908和910可以包括微控制器指令、状态机配置参数或其某种组合。

在一种配置中，装置900包括：被配置为接收第一数据输入、第二数据输入、位时钟输入和/或掩蔽信号线输入的模块和/或电路904，被配置为检测是否启用或禁用位掩蔽操作的模块和/或电路906，被配置为将写入驱动器节点/位单元驱动至高电压电平或低电压电平以进行写入操作的模块和/或电路908，以及被配置为将写入驱动器节点/位单元预充电至高电压电平并使写入驱动器节点浮置以进行位掩蔽操作的模块和/或电路910。

应当理解，所公开的过程中步骤的特定顺序或层次是示例性方法的说明。基于设计偏好，应当理解，可以重新布置过程中步骤的特定顺序或层次。此外，可以组合或省略一些步骤。随附的方法权利要求以示例顺序呈现了各个步骤的元素，并且并不意味着限于所呈现的特定顺序或层次。

前面的描述被提供来使本领域技术人员能够实践本文描述的各个方面。对这些方面的各种修改对于本领域技术人员将是显而易见的，并且本文所定义的一般原理可以被应用于其他方面。因此，权利要求书不旨在限于本文中所示的各方面，而是应被赋予与语言权利要求书相一致的完整范围，其中除非明确指出，否则以单数形式提及元素并不旨在意指表示“一个且仅一个”，而是“一个或多个”。除非另有明确指出，否则术语“一些”是指一个或多个。本领域普通技术人员已知或以后将知道的、贯穿本公开内容所描述的各个方面的元素的所有结构和功能的等同物均通过引用被明确地并入本文，并且旨在由权利要求书涵盖。此外，无论在权利要求书中是否明确记载了这种公开，本文所公开的任何内容都不旨在献给公众。除非使用短语“用于……的部件”明确叙述权利要求元素，否则任何权利要求要素都不应被解释为功能性限定。