非易失性存储装置及其写入数据、擦除数据的方法与流程

本申请要求于2018年7月11日在韩国知识产权局(kipo)提交的序列号为10-2018-0080398的韩国专利申请的优先权的权益，以上申请的内容通过引用全部合并到本申请中。

示例实施例通常涉及半导体存储装置，并且更具体地涉及非易失性存储装置的写入数据的方法、非易失性存储装置的擦除数据的方法、以及执行所述方法的非易失性存储装置。

背景技术：

根据半导体存储装置在与电源断开时是否保留存储的数据，通常可将半导体存储装置划分为两类。这些类别包括易失性存储装置和非易失性存储装置，其中，易失性存储装置在与电源断开时丢失存储的数据，非易失性存储装置在与电源断开时保留存储的数据。易失性存储装置可以以高速执行读取操作和写入操作，而存储在其中的内容可能在断电时丢失。非易失性存储装置即使在断电时也可保留存储在其中的内容，这表示非易失性存储装置可用于存储必须保留的数据，而不管它们是否被供电。最近，已对具有“垂直”(即，以三维(3d)方式)堆叠的存储单元的半导体存储装置进行研究，以改善半导体存储装置的容量和集成密度。

技术实现要素：

本公开的至少一个示例实施例提供一种包括以三维方式堆叠的存储单元的非易失性存储装置的有效地写入数据的方法。

本公开的至少一个示例实施例提供一种包括以三维方式堆叠的存储单元的非易失性存储装置的有效地擦除数据的方法。

本公开的至少一个示例实施例提供一种执行写入数据的方法和擦除数据的方法的非易失性存储装置。

根据示例实施例，本公开涉及一种非易失性存储装置的写入数据的方法，其中，所述非易失性存储装置包括多个单元串，所述多个单元串中的每一个单元串包括沿垂直方向布置的多个存储单元，所述方法包括：将编程目标页划分为多个子页，编程目标页与多个字线中的一个字线连接，所述多个子页中的每一个子页包括彼此物理上间隔开的存储单元；对所述多个子页顺序地执行编程操作；对包括所述多个子页的编程目标页同时执行编程验证操作。

根据示例实施例，本公开涉及一种非易失性存储装置的擦除数据的方法，其中，所述非易失性存储装置包括多个单元串，所述多个单元串中的每一个单元串包括沿垂直方向布置的多个存储单元，所述方法包括：将擦除目标块划分为多个子块，其中，擦除目标块与多个字线中的至少一个字线连接，所述多个子块中的每一个子块包括彼此物理上间隔开的存储单元；对所述多个子块顺序地执行擦除操作；并且对包括所述多个子块的擦除目标块同时执行擦除验证操作。

根据示例实施例，本公开涉及一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，包括沿垂直方向形成的多个单元串，其中，所述多个单元串中的每一个单元串包括：串选择晶体管，与位线和串选择线连接；多个存储单元，沿垂直方向布置在串选择晶体管与共源极线之间，其中，所述多个存储单元分别与多个字线连接；以及沟道结构，穿透沿垂直方向堆叠的串选择线和所述多个字线，其中，沟道结构包括电阻膜、包围电阻膜的沟道层、以及包围沟道层的绝缘膜。

附图说明

从下面结合附图进行的详细描述，将更清楚地理解说明性的而非限制性的示例实施例。

图1是示出根据示例实施例的非易失性存储装置的写入数据的方法的流程图。

图2是示出根据示例实施例的非易失性存储装置的框图。

图3是示出包括在图2的非易失性存储装置的存储单元阵列中的存储块的示例的透视图。

图4a是包括在图3的存储块中的单元串的示例的横截面视图。

图4b是示出参照图4a描述的单元串的等效电路的电路图。

图5a和图5b是用于描述图4a和图4b的单元串的操作的示图。

图6是示出参照图3描述的存储块的等效电路的电路图。

图7是示出图1的写入数据的方法的示例的流程图。

图8是用于描述图7的写入数据的方法的示图。

图9是示出根据示例实施例的非易失性存储装置的擦除数据的方法的流程图。

图10是示出图9的擦除数据的方法的示例的流程图。

图11是用于描述图10的擦除数据的方法的示图。

图12是示出根据示例实施例的存储系统的框图。

图13是示出根据示例实施例的包括非易失性存储装置的贮存装置的框图。

具体实施方式

将参照示出实施例的附图更全面地描述各种示例实施例。然而，本公开可被实现为许多不同的形式，并且不应被解释为受限于本文阐述的实施例。在整个本申请中，相同的参考标号表示相同的元件。

图1是示出根据示例实施例的非易失性存储装置的写入数据的方法的流程图。

参照图1，根据示例实施例的写入数据的方法由包括多个单元串的非易失性存储装置执行，并且所述多个单元串中的每一个单元串包括沿垂直方向布置的多个存储单元。例如，每个单元串包括沿与基板交叉(例如，与基板基本垂直)的方向堆叠的多个存储单元。将参照图2至图6详细描述非易失性存储装置的配置。

在根据示例实施例的非易失性存储装置的写入数据的方法中，编程目标页被划分为多个子页(步骤s100)。包括在非易失性存储装置中的多个存储单元可与多个字线连接，并且与一个字线连接的存储单元可形成单个页。在根据示例实施例的非易失性存储装置中，数据写入操作或数据编程操作可以以子页为单位被执行。

编程目标页可以是与所述多个字线连接的多个页中的一个页，并且可与所述多个字线中的一个字线连接。所述多个子页中的每一个子页可包括彼此物理上不相邻的两个或更多个存储单元(例如，这些存储单元利用它们之间的一个或更多个其他存储单元而被彼此物理上间隔开)。子页可被称为编程目标存储单元组或编程目标存储单元组块(chunk)。将参照图8详细描述编程目标页和所述多个子页的配置。

对所述多个子页顺序地逐个执行编程操作(步骤s200)。例如，编程操作可以以子页为单独的单位被顺序地执行。

在编程目标页包括所述多个子页的情况下，每次对一个编程目标页执行编程验证操作(步骤s300)。可基本同时对整个编程目标页执行编程验证操作。例如，编程验证操作可以以页为单位被执行。

图2是示出根据示例实施例的非易失性存储装置的框图。

参照图2，非易失性存储装置100包括存储单元阵列110、行解码器120、页缓冲电路130、数据输入/输出(i/o)电路140、电压产生器150和控制电路160。

存储单元阵列110经由多个串选择线ssl和多个字线wl与行解码器120连接。存储单元阵列110还经由多个位线bl与页缓冲电路130连接。存储单元阵列110可包括与多个字线wl和多个位线bl连接的多个存储单元(例如，多个非易失性存储单元)。存储单元阵列110可被划分为多个存储块blk1、blk2、…、blkz，其中，每个存储块包括存储单元。

在一些示例实施例中，如将参照图3至图6描述的，存储单元阵列110可以是以三维结构(或垂直结构)形成在基板上的三维存储单元阵列。在该示例中，存储单元阵列110可包括垂直定向的多个单元串(例如，多个垂直存储单元串)，使得对于每个单元串，至少一个存储单元位于另一存储单元上。

控制电路160从存储控制器(例如，图12中的存储控制器600)接收命令cmd和地址addr，并且控制电路160基于接收到的命令cmd和接收到的地址addr控制非易失性存储装置100的擦除、编程和读取操作。擦除操作可包括执行一系列擦除循环，并且编程操作可包括执行一系列编程循环。每个编程循环可包括编程操作和编程验证操作。编程操作可以是促使数据被写入或存储在非易失性存储装置100中的操作。每个擦除循环可包括擦除操作和擦除验证操作。擦除操作可以是促使数据从非易失性存储装置100被擦除的操作。

如参照图1所述，编程操作可以以子页为单位被执行，并且编程验证操作可以以页为单位被执行。类似地，如将参照图9描述的，擦除操作可以以子块为单位被执行，并且擦除验证操作可以以块为单位被执行。

例如，基于命令cmd，控制电路160可产生用于控制电压产生器150的控制信号con，并且可产生用于控制页缓冲电路130的控制信号pbc。基于地址addr，控制电路160可产生行地址r_addr和列地址c_addr。控制电路160可将行地址r_addr提供给行解码器120，并且可将列地址c_addr提供给数据i/o电路140。

此外，基于命令cmd和地址addr，控制电路160控制行解码器120、页缓冲电路130、数据i/o电路140和电压产生器150执行根据示例实施例(例如，图1的方法)的写入数据的方法和/或根据示例实施例(例如，图9的方法)的擦除数据的方法。

行解码器120可经由多个串选择线ssl和多个字线wl与存储单元阵列110连接。

例如，基于行地址r_addr，在数据擦除/写入/读取操作中，行解码器120可将多个字线wl中的至少一个字线确定为选择的字线，并且可将多个字线wl中除了选择的字线之外的其余字线或剩余字线确定为未选择的字线。

此外，基于行地址r_addr，在数据擦除/写入/读取操作中，行解码器120可将多个串选择线ssl中的至少一个串选择线确定为选择的串选择线，并且可将多个串选择线ssl中除了选择的串选择线之外的其余串选择线或剩余串选择线确定为未选择的串选择线。

电压产生器150可基于通过电压产生器150接收到的电力pwr和接收到的控制信号con产生用于非易失性存储装置100的操作所需的字线电压vg和/或位线电压。字线电压vg可经由行解码器120被施加到多个字线wl，并且位线电压可被施加到多个位线bl。

例如，在编程操作期间，电压产生器150可以以子页为单位将截止电压施加到选择的字线，可将导通电压施加到未选择的字线，并且可将编程电压施加到与选择的字线连接的单元串的位线。此外，在编程验证操作期间，电压产生器150可以以页为单位将截止电压施加到选择的字线，可将导通电压施加到未选择的字线，并且可将编程验证电压施加到与选择的字线连接的单元串的位线。

例如，在擦除操作期间，电压产生器150可以以子块为单位将截止电压施加到选择的字线，可将导通电压施加到未选择的字线，并且可将擦除电压施加到与选择的字线连接的单元串的位线。此外，在擦除验证操作期间，电压产生器150可以以块为单位将截止电压施加到选择的字线，可将导通电压施加到未选择的字线，并且可将擦除验证电压施加到与选择的字线连接的单元串的位线。

此外，在读取操作期间，电压产生器150可将读取电压施加到选择的字线，并且可将读取通过电压施加到未选择的字线。

页缓冲电路130可经由多个位线bl与存储单元阵列110连接。页缓冲电路130可包括多个页缓冲器。在一些示例实施例中，每个页缓冲器可与一个位线连接。在其他示例实施例中，每个页缓冲器可与两个或更多个位线连接。

页缓冲电路130可将要编程的数据dat存储到存储单元阵列110中，或者可读取从存储单元阵列110读出的数据dat。例如，页缓冲电路130可根据非易失性存储装置100的操作模式而作为写入驱动器或读出放大器进行操作。

数据i/o电路140可经由数据线dl与页缓冲电路130连接。数据i/o电路140可基于列地址c_addr，经由页缓冲电路130将数据dat从非易失性存储装置100的外部(例如，从图12中的存储控制器600)提供给存储单元阵列110或者将数据dat从存储单元阵列110提供给非易失性存储装置100的外部。数据i/o电路140可经由数据线dl经由页缓冲电路130将数据dat发送到存储单元阵列110/从存储单元阵列110接收数据dat。

图3是示出包括在图2的非易失性存储装置的存储单元阵列中的存储块的示例的透视图。图4a是包括在图3的存储块中的单元串的示例的横截面视图。图4b是示出参照图4a描述的单元串的等效电路的电路图。

参照图3、图4a和图4b，存储块blka包括以三维结构(或垂直结构)形成在基板上的多个单元串。存储块blka和/或单元串csa包括沿第一方向d1、第二方向d2和第三方向d3延伸的结构。

基板101被提供。例如，基板101可在其中具有第一类型(例如，第一导电类型)的阱。例如，基板101可具有通过注入诸如硼(b)的第3族元素而形成的p阱。具体地，基板101可具有设置在n阱内的袋形p阱。在一个实施例中，基板101具有p型阱(或p型袋形阱)。然而，基板101的导电类型不限于p型。

沿第二方向d2纵向延伸的至少一个掺杂区102被设置在基板101中/上。至少一个掺杂区102可具有与基板101的第一类型不同的第二类型(例如，第二导电类型)。在一个实施例中，至少一个掺杂区102可具有n型。然而，至少一个掺杂区102的导电类型不限于n型。

多个堆叠的绝缘材料111、121、131、141和151以及多个堆叠的第一导电材料211、221、231和241沿第三方向d3被顺序地且交替地设置在基板101上，其中，在基板101上形成有至少一个掺杂区102。例如，多个绝缘材料111、121、131、141和151可以是沿第三方向d3间隔特定距离而设置的层。例如，可在两个相邻的绝缘材料(例如，绝缘材料111和121)之间设置一个第一导电材料(例如，第一导电材料211)。多个绝缘材料111、121、131、141和151可包括诸如例如氧化硅的绝缘材料。多个第一导电材料211、221、231和241可以是包括诸如例如多晶硅的导电材料的层。

沿第三方向d3穿透多个绝缘材料111、121、131、141和151以及多个第一导电材料211、221、231和241的多个支柱103沿第一方向d1和第二方向d2被顺序地布置在基板101上，其中，在基板101上形成有至少一个掺杂区102。例如，多个支柱103中的每一个支柱可穿透多个绝缘材料111、121、131、141和151以及多个第一导电材料211、221、231和241的至少一部分以与基板101接触。每个支柱103可与单元串csa相应。

图3示出多个绝缘材料111、121、131、141和151以及多个第一导电材料211、221、231和241中的每一个被设置为一层的示例，然而，本发明构思不限于这些示出的实施例。例如，可去除多个绝缘材料111、121、131、141和151和/或多个第一导电材料211、221、231和241的至少一部分，以将每个单元串和/或每个存储块与其他单元串和/或其他存储块分开。

在一些示例实施例中，每个支柱103可包括多种材料。例如，每个支柱103可包括作为最外层的表面层104、位于表面层104内部的第一内层105、位于第一内层105内部的第二内层106、以及位于第二内层106内部的第三内层107。支柱103也可被描述为沟道结构103，表面层104也可被描述为绝缘膜104，第一内层105可被描述为沟道层105，第二内层106可被被描述为电阻层106，并且第三内层107可被描述为绝缘材料107。

每个支柱103的表面层104可包括绝缘材料。表面层104可从基板102的上表面纵向延伸到多个绝缘材料111、121、131、141和151以及多个第一导电材料211、221、231和241中的最上面的一个，在第一内层105与多个绝缘材料111、121、131、141和151以及多个第一导电材料211、221、231和241之间形成势垒。表面层104可形成栅电极与单元晶体管和串选择晶体管的沟道之间的栅极绝缘层或绝缘膜。

每个支柱103的第一内层105可包括具有第一导电类型的硅材料。第一内层105可具有在基板101的上表面水平延伸的底部和从基板101的上表面延伸到多个绝缘材料111、121、131、141和151以及多个第一导电材料211、221、231和241中的最上面的一个的侧部。第一内层105可形成单元串的沟道或沟道层(例如，单元晶体管和串选择晶体管的沟道)。例如，第一内层105可包括具有与基板101相同导电类型的硅材料。在一个实施例中，第一内层105可包括p型硅。然而，第一内层105不限于p型硅。

表面层104和第一内层105的最上面的水平表面可彼此共面，并且可与多个绝缘材料111、121、131、141和151以及多个第一导电材料211、221、231和241中的最上面一个的上表面共面。如本文中使用的，术语“相同”、“等同”、“平面”或“共面”在涉及方向、布局、位置、形状、大小、数量或其他度量时不必表示完全相同的方向、布局、位置、形状、大小、数量或其他度量，而是意图在例如由于制造工艺而可出现的可接受变化内包含几乎相同的方向、布局、位置、形状、大小、数量或其他度量。

每个支柱103的第二内层106可包括电阻材料。第二内层106可形成单元串的可变电阻器(例如，具有可变电阻并且与单元晶体管并联连接的电阻器元件)。例如，第二内层106可包括通过对电阻材料施加电信号(例如，电压或电流)来改变电阻状态的各种电阻材料中的至少一种电阻材料。在施加工作电压或工作电流时，第二内层106可在晶相和非晶相之间可逆地相变。例如，第二内层106可在重置操作(例如，编程操作)期间具有非晶态(具有相对高的电阻)，并且可在置位操作(例如，擦除操作)期间具有晶态(具有相对低的电阻)。

在一些示例实施例中，第二内层106可包括根据电流量改变晶态的相变材料。相变材料可包括各种材料，诸如，组合了两种元素的gasb、insb、inse、sb2te3和gete、组合了三种元素的gesbte、gasete、insbte、snsb2te4和insbge、以及组合了四种元素的aginsbte、(gesn)sbte、gesb(sete)和te81ge15sb2s2。在其他示例实施例中，第二内层106可包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料，而不是相变材料。然而，包括在第二内层106中的材料不限于此。

每个支柱103的第三内层107可包括绝缘材料。例如，第三内层107可包括诸如氧化硅的绝缘材料。在一些示例中，第三内层107可包括气隙。第三内层107可从第二内层106的底部的上表面垂直延伸到第二内层106的上表面。例如，第三内层107的上表面可与第二内层106的上表面共面。

例如，每个支柱103可包括作为最内层的第三内层107或绝缘材料、包围第三内层107并包括电阻材料的第二内层106或电阻膜、包围第二内层106并包括硅材料的第一内层105或沟道层、以及包围第一内层105并包括绝缘材料的表面层104或绝缘膜。每个支柱103可被称为沟道结构。沿第二方向d2纵向延伸的多个第二导电材料331、332和333被设置在基板101上，在基板101上形成多个绝缘材料111、121、131、141和151，多个第一导电材料211、221、231和241以及多个支柱103。多个第二导电材料331、332和333可沿第一方向d1间隔特定距离地被布置。在一些实施例中，多个第二导电材料331、332和333可被布置成使得每个第二导电材料跨越多个单元串延伸。例如，多个第二导电材料331、332和333可包括金属材料。例如，多个第二导电材料331、332和333可包括诸如多晶硅的导电材料。

绝缘材料311被设置在第二导电材料331与支柱103之间。第二导电材料331的底表面可与表面层104和第一内层105的上表面接触。除非上下文另有指明，否则如本文所使用的，术语“接触”指的是连接接触(即，接触)。尽管图4a中未示出，漏区或接触塞还可被设置以将第二导电材料331与支柱103电连接。

在图3、图4a和图4b的示例中，掺杂区102可用于形成共源极线csl。第一导电材料211、221、231和241可用于形成串选择线ssl和字线wl。例如，绝缘膜(例如，表面层104)、沟道层(例如，第一内层105)和最上面的第一导电材料241可用于形成串选择线ssl和串选择晶体管sst，其中，最上面的第一导电材料241与第二内层106(电阻膜)间隔开并且在比第二内层106(电阻膜)更高的垂直水平处。绝缘膜(例如，表面层104)、沟道层(例如，第一内层105)、电阻膜(例如，第二内层106)、以及除最上面的第一导电材料241之外的第一导电材料211、221和231可用于形成字线wl、单元晶体管ct和可变电阻器rf。一个单元晶体管ct和一个可变电阻器rf可形成一个存储单元mc。第二导电材料331、332和333可用于形成位线bl。

此外，在图3、图4a和图4b的示例中，可根据处理和控制技术不同地改变第一导电材料211、221、231和241的层数以及串选择线ssl和字线wl的数量。例如，第一导电材料211、221、231和241的层数以及串选择线ssl和字线wl的数量可大于或小于图3、图4a和图4b中示出的数量。

在图4a和图4b示出的结构中，一个单元串csa可包括串选择晶体管sst和存储单元mc，并且还可包括用于实现串选择晶体管sst和存储单元mc的沟道结构(例如，支柱103)。串选择晶体管sst可与位线bl和串选择线ssl连接。存储单元mc可沿垂直方向(例如，第三方向d3)被布置在串选择晶体管sst与共源极线csl之间，并且可分别与字线wl连接。沟道结构(例如，支柱103)可穿透沿垂直方向堆叠的串选择线ssl和字线wl，可包括电阻膜(例如，第二内层106)、沟道层(例如，第一内层105)和绝缘膜(例如，表面层104)，并且还可包括绝缘材料(例如，第三内层107)。

图5a和图5b是用于描述图4a和图4b的单元串的操作的示图。

参照图5a和图5b，在包括在单元串csa中的存储单元mc中，可选择串选择晶体管sst正下方的存储单元作为目标存储单元tmc，并且可对目标存储单元tmc执行编程操作或擦除操作。截止电压voff可被施加到与目标存储单元tmc连接的字线，并且导通电压von可被施加到串选择线ssl和其余字线或剩余字线，位线电压vbl可被施加到位线bl，并且共源极线电压vcsl可被施加到共源极线csl。例如，编程电压可在编程操作期间被施加到位线bl，并且擦除电压可在擦除操作期间被施加到位线bl。

如图5a和图5b所示，电流i可流过施加了导通电压von的晶体管，并且可流过与施加了截止电压voff的晶体管并联连接的可变电阻器。例如，电流i可流过目标存储单元tmc中的电阻膜106，并且可流过串选择晶体管sst和其余存储单元或剩余存储单元中的沟道层105。在这种情况下，目标存储单元tmc中的电阻膜106的电阻可基于施加到位线bl的编程电压或擦除电压的电平被改变。尽管图5a和图5b示出电流i从共源极线csl流到位线bl的示例，但是电流i的方向可基于位线电压vbl和共源极线电压vcsl的电平被改变。

如上所述，当在根据示例实施例的非易失性存储装置中执行编程操作或擦除操作时，截止电压voff可被施加到与目标存储单元tmc连接的字线，并且编程电压或擦除电压可被施加到位线bl。例如，在根据示例实施例的非易失性存储装置中，沟道升压效果可不用于编程操作或擦除操作。因此，尽管地选择线和地选择晶体管可在这些示例实施例中被使用，但是与典型的nand闪速存储装置不同，在根据示例实施例的非易失性存储装置中不需要地选择线和地选择晶体管。

图6是示出参照图3描述的存储块的等效电路的电路图。

图6的存储块blkb可以以三维结构(或垂直结构)被形成在基板上。例如，包括在存储块blkb中的多个单元串可沿与基板垂直的方向被形成。

参照图6，存储块blkb可包括连接在位线bl1、bl2和bl3与共源极线csl之间的多个单元串cs11、cs12、cs13、cs21、cs22、cs23、cs31、cs32和cs33。多个单元串cs11、cs12、cs13、cs21、cs22、cs23、cs31、cs32和cs33中的每一个可包括串选择晶体管sst和多个存储单元mc1、mc2、mc3和mc4。例如，位线bl1、bl2和bl3可与图3中的第二导电材料331、332和333相应，并且共源极线csl可通过图3中的掺杂区102形成。

串选择晶体管sst可分别与相应的串选择线ssl1、ssl2和ssl3连接。多个存储单元mc1、mc2、mc3和mc4可分别与相应的字线wl1、wl2、wl3和wl4连接。串选择晶体管sst可分别与相应的位线bl1、bl2和bl3连接，并且最下面的存储单元mc1可与共源极线csl连接。在图6的示例中，串选择晶体管中的一些串选择晶体管可与同一位线连接，以在适当选择时经由施加到适当的串选择线的选择电压将相应的单元串与同一位线连接。

共同连接到一个位线的单元串可形成一列，并且连接到一个串选择线的单元串可形成一行。例如，与位线bl1连接的单元串cs11、cs21和cs31可与第一列相应，并且与串选择线ssl1连接的单元串cs11、cs12和cs13可形成第一行。

具有相同高度的字线(例如，wl1)可被共同连接，并且串选择线ssl1、ssl2和ssl3可被分开。位于同一半导体层的存储单元可共享字线。同一行中的单元串可共享串选择线。共源极线csl可共同连接到所有单元串。

在图6中，存储块blkb被示出为在一个级与四个字线wl1、wl2、wl3和wl4，三个位线bl1、bl2和bl3，以及三个串选择线ssl1、ssl2和ssl3连接，并且每个单元串被示出为包括四个存储单元mc1、mc2、mc3和mc4。然而，本发明构思不限于这些示出的实施例。在一些示例实施例中，存储单元阵列110中的每个存储块可与任意数量的字线、位线和串选择线连接，并且每个单元串可包括任意数量的存储单元。

三维垂直阵列结构可包括垂直定向的垂直单元串，使得至少一个存储单元位于另一存储单元上。下面的专利文献描述了对包括3d垂直阵列结构的存储单元阵列的合适的配置，其中，所述专利文献通过引用全部合并于此，在所述配置中，三维存储阵列被配置为多个层，并且在多个层之间共享字线和/或位线，所述专利文献为：美国专利第7679133号；第8553466号；第8654587号；第8559235号；和美国专利申请公开第2011/0233648号。

图7是示出图1的写入数据的方法的示例的流程图。图8是用于描述图7的写入数据的方法的示图。

参照图1、图2、图7和图8，当将编程目标页划分为多个子页时(步骤s100，图1)，可选择编程目标页tp(步骤s110，图7)。例如，可基于从存储控制器(例如，图12中的存储控制器600)接收到的命令cmd和地址addr来选择与多个字线wl中的第一字线wl1连接的编程目标页tp。

编程目标页tp可被划分为第一至第m子页sp1、sp2、…、spm(步骤s120)，其中，m是大于或等于2的自然数。在一些示例实施例中，步骤s120中的划分方案可在设计非易失性存储装置的阶段被预先确定，并且可在制造非易失性存储装置的同时被内部地存储在非易失性存储装置中。在其他示例实施例中，步骤s120中的划分方案可基于从存储控制器接收到的命令cmd和地址addr被确定。用于划分并选择子页的方法可根据一种或更多种公知技术被执行。

第一至第m子页sp1、sp2、…、spm中的每一个可包括两个或更多个彼此物理上不相邻的存储单元(例如，彼此物理上间隔开)。

例如，编程目标页tp可与第一至第n位线bl1、bl2、…、blm、bl(m+1)、bl(m+2)、…、bl2m、…、bl(n-m+1)、bl(n-m+2)、…、bln连接，其中，n是大于或等于2的自然数。编程目标页tp可包括与第一字线wl1连接并沿第一方向d1布置的第一至第n存储单元mc1、mc2、…、mcm、mc(m+1)、mc(m+2)、…、mc2m、…、mc(n-m+1)、mc(n-m+2)、…、mcn。第一至第n存储单元mc1、mc2、…、mcm、mc(m+1)、mc(m+2)、…、mc2m、…、mc(n-m+1)、mc(n-m+2)、…、mcn中的每一个可与第一至第n位线bl1、bl2、…、blm、bl(m+1)、bl(m+2)、…、bl2m、…、bl(n-m+1)、bl(n-m+2)、…、bln中的相应一个连接。

包括在第一子页sp1中的存储单元mc1、mc(m+1)、…、mc(n-m+1)可与第一至第n位线中的第k×(m+1)位线bl1、bl(m+1)、…、bl(n-m+1)连接，其中，k是大于或等于零且小于n/m的自然数。类似地，包括在第二子页sp2中的存储单元mc2、mc(m+2)、…、mc(n-m+2)可与第一至第n位线中的第k×(m+2)位线bl2、bl(m+2)、…、bl(n-m+2)连接，并且包括在第m子页spm中的存储单元mcm、mc2m、…、mcn可与第一至第n位线中的第k×(m+m)位线blm、bl2m、…、bln连接。例如，当k等于4时，包括在第一子页sp1中的存储单元mc1、mc(m+1)、…、mc(n-m+1)可与第4×(m+1)位线bl1、bl(m+1)、…、bl(n-m+1)连接，包括在第二子页sp2中的存储单元mc2、mc(m+2)、…、mc(n-m+2)可与第4×(m+2)位线bl2、bl(m+2)、…、bl(n-m+2)连接，并且包括在第m子页spm中的存储单元mcm、mc2m、…、mcn可与第4×(m+m)位线blm、bl2m、…、bln连接。如上所述，由于包括在同一子页中的存储单元彼此不直接相邻并且沿第一方向d1彼此物理上间隔开，因此在编程操作期间可防止由焦耳加热造成的热量集中。

在一些示例实施例中，子页sp1、sp2、…、spm的配置可在仍然满足包括在同一子页中的存储单元沿第一方向d1彼此物理上不相邻的条件的同时被不同的改变。例如，子页可被形成为使得与第一至第m位线bl1、bl2、…、blm连接的第一至第m存储单元mc1、mc2、…、mcm包括在不同的子页中。

在一些示例实施例中，子页sp1、sp2、…、spm的数量(例如，m)可基于非易失性存储装置的峰值限制电流被确定。例如，子页sp1、sp2、…、spm的数量可被确定为使得每个子页中的电流消耗量小于非易失性存储装置的峰值限制电流。例如，子页sp1、sp2、…、spm的数量可大于或等于100且小于或等于1000。如果子页sp1、sp2、…、spm的数量小于100，则每个子页中的电流消耗量可超过非易失性存储装置的峰值限制电流。如果子页sp1、sp2、…、spm的数量大于1000，则非易失性存储装置的操作速度(例如，编程速度)可降低。

当对所述多个子页顺序地执行编程操作时(步骤s200，图1)，可设置编程电压(步骤s210，图7)。例如，编程电压可表示施加到位线bl1至bln的电压，并且可被设置为初始编程电平。

可顺序地选择第一至第m子页sp1、sp2、…、spm，并且可将设置的编程电压顺序地施加到第一至第m子页sp1、sp2、…、spm。例如，x在初始操作时间被设置为“1”(步骤s220)。可选择第一子页sp1(例如，第x子页)(步骤s230)，编程电压可被施加到与选择的第一子页sp1连接的位线bl1、bl(m+1)、…、bl(n-m+1)(步骤s240)，因此可执行对第一子页sp1的编程操作。如参照图5a至图5b和图6所述，截止电压voff可被施加到第一字线wl1。

可重复这样的操作，直到所有第一至第m子页sp1、sp2、…、spm被编程为止(例如，直到完成对所有第一至第m子页sp1、sp2、…、spm的编程操作为止)。例如，可重复步骤s230(选择子页)和步骤s240(施加编程电压)，直到对所有第一至第m子页sp1、sp2、…、spm执行步骤s230和s240为止。

在每次重复步骤230和240之后，变量x可被检查以确定其是否等于m(步骤s250)。例如，当确定x不等于m时(步骤s250：否)，例如，当确定x小于m时，x可增加1(步骤s260)，并且步骤s230、s240和s250可被重复。例如，当x＝2时，可执行对第二子页sp2的编程操作，当x＝3时，可执行对第三子页sp3的编程操作等。当确定x等于m时(步骤s250：是)，可表示完成对所有第一至第m子页sp1、sp2、…、spm的编程操作，因此可准备在编程操作之后的编程验证操作。

当每次对一个编程目标页执行编程验证操作时(步骤s300，图1)，编程验证电压可被施加到与编程目标页tp连接的所有位线bl1至bln，因此，对整个编程目标页tp的编程验证操作可被同时执行(步骤s310，图7)。由于对整个编程目标页tp同时执行编程验证操作，因此可考虑热串扰和/或干扰来有效执行验证。

可检查编程验证操作的结果(步骤s320)。当基于编程验证操作的结果确定编程目标页tp的所有存储单元和/或子页与正常编程状态相应时，例如，当确定验证通过时(步骤s320：是)，可成功完成根据示例实施例的写入数据的方法。

当基于编程验证操作的结果确定编程目标页tp的至少一部分与失败的编程状态相应时，例如，当确定验证失败时(步骤s320：否)，可重置编程电压，并且可基于重置的编程电压对所述多个子页顺序地重新执行编程操作。例如，可重复设置编程电压的步骤s210、顺序地施加编程电压的步骤s220至s260、以及执行编程验证操作的步骤s310和s320，直到成功完成写入数据的方法为止。

在一些示例实施例中，可基于递增步长脉冲编程(ispp)方案来执行编程操作。在ispp方案中，可通过顺序地增大编程电压来执行编程操作。在包括多层存储单元(mlc)的非易失性存储装置中，可基于ispp方案来提高或增强编程操作的操作速度、精度和可靠性，其中，在所述多层存储单元中，在每个存储单元中存储两个或更多个比特。在一些示例实施例中，可在增大编程电压的情况下或者在不增大编程电压的情况下，改变字线电压、串选择线电压和编程验证电压中的至少一个。

例如，当第二次执行步骤s210时(例如，如果第一次验证失败(步骤s320：否))，可通过将初始编程电平增大δvp来重置编程电压，并且可基于重置的编程电压重新执行步骤s220至s320。当第三次执行步骤s210时(例如，如果第二次验证失败(步骤s320：否))，可通过将初始编程电平增大2×δvp来重置编程电压，并且可基于重置的编程电压重新执行步骤s220至s320。然而，编程电压不可无限增大，因此编程电压的上限电平可被预先确定。

尽管图8中未示出，编程目标页tp还可包括沿第二方向d2布置的存储单元。包括在同一子页中的存储单元可彼此不直接相邻，并且可沿第一方向d1和第二方向d2两者彼此物理上间隔开。例如，如参照图6所述，沿第二方向d2布置的存储单元可与同一位线以及不同的串选择线连接，并且可通过控制施加到串选择线的电压来选择编程电压被施加到的目标存储单元。

在根据示例实施例的非易失性存储装置的写入数据的方法中，非易失性存储装置可包括多个单元串，每个单元串包括用于形成相对高的单元密度的电阻膜和沟道层。编程目标页tp可被划分为多个子页sp1至spm，编程操作可以以子页为单位被顺序地执行(例如，编程操作可被并行执行)，编程验证操作可以以页为单位被同时执行，因此非易失性存储装置的峰值限制电流可被平均或分配。因此，可在具有高度集成结构的非易失性存储装置中快速有效地执行数据写入操作。

图9是示出根据示例实施例的非易失性存储装置的擦除数据的方法的流程图。

参照图9，根据示例实施例的擦除数据的方法由包括多个单元串的非易失性存储装置执行，并且所述多个单元串中的每一个单元串包括沿垂直方向布置的多个存储单元。例如，每个单元串包括沿与基板交叉(例如，与基板基本垂直)的方向堆叠的多个存储单元。非易失性存储装置的配置可与参照图2至图6描述的配置基本相同。

在根据示例实施例的非易失性存储装置的擦除数据的方法中，擦除目标块被划分为多个子块(步骤s1100)。包括在非易失性存储装置中的多个存储单元可与多个字线连接，与一个字线连接的存储单元可形成单个页，并且至少一个页可形成单个块。在根据示例实施例的非易失性存储装置中，数据擦除操作或数据消除操作可以以子块为单位被执行。

擦除目标块可以是与所述多个字线连接的多个块中的一个块，并且可与所述多个字线中的至少一个字线连接。在一些实施例中，擦除目标块可由一个或更多个页组成。所述多个子块中的每一个子块可包括彼此物理上不相邻(例如，彼此物理上间隔开)的两个或更多个存储单元。子块可被称为擦除目标存储单元组或擦除目标存储单元组块。将参照图11详细描述擦除目标块和所述多个子块的配置。

对所述多个子块顺序地逐个执行擦除操作(步骤s1200)。例如，擦除操作可以以子块为单位被执行。

对包括所述多个子块的整个擦除目标块同时执行擦除验证操作(步骤s1300)。例如，擦除验证操作可以以块为单位被执行。

图10是示出图9的擦除数据的方法的示例的流程图。图11是用于描述图10的擦除数据的方法的示图。

参照图2、图9、图10和图11，当将擦除目标块划分为多个子块时(步骤s1100，图9)，可选择擦除目标块tb(步骤s1110，图10)。例如，可基于从存储控制器(例如，图12中的存储控制器600)接收到的命令cmd和地址addr来选择与多个字线wl中的第一字线wl1和第二字线wl2连接的擦除目标块tb。

图11示出一个块与两个字线wl1和wl2连接的示例，然而，本发明构思不限于这些示出的实施例。例如，一个块可与三个或更多个字线连接，或者可与一个字线连接(例如，与一个页一样的方式)。

擦除目标块tb可被划分为第一至第p子块sb1、sb2、…、sbp(步骤s1120)，其中，p是大于或等于2的自然数。根据示例实施例，步骤s1120中的划分方案可在设计非易失性存储装置的阶段被预先确定，或者可基于从存储控制器接收到的命令cmd和地址addr被确定。

第一至第p子块sb1、sb2、…、sbp中的每一个可包括彼此物理上不相邻(例如，彼此物理上间隔开)的两个或更多个存储单元。语句“同一子块中的存储单元彼此物理上不相邻”可反映存储单元在平面视图中或在同一平面上(例如，沿第一方向d1和/或第二方向d2)彼此不相邻。同一子块中的存储单元可沿垂直方向(例如，第三方向d3)彼此相邻。

例如，擦除目标块tb可与第一至第n位线bl1、bl2、…、blp、bl(p+1)、bl(p+2)、…、bl2p、…、bl(n-p+1)、bl(n-p+2)、…、bln连接。擦除目标块tb可包括：与第一字线wl1连接并沿第一方向d1布置的第一至第n存储单元mc11、mc12、…、mc1p、mc1(p+1)、mc1(p+2)、…、mc12p、…、mc1(n-p+1)、mc1(n-p+2)、…、mc1n，以及与第二字线wl2连接并沿第一方向d1布置的第(n+1)至第2n存储单元mc21、mc22、…、mc2p、mc2(p+1)、mc2(p+2)、…、mc22p、…、mc2(n-p+1)、mc2(n-p+2)、…、mc2n。第一至第n存储单元mc11、mc12、…、mc1p、mc1(p+1)、mc1(p+2)、…、mc12p、…、mc1(n-p+1)、mc1(n-p+2)、…、mc1n中的每一个可与第一至第n位线bl1、bl2、…、blp、bl(p+1)、bl(p+2)、…、bl2p、…、bl(n-p+1)、bl(n-p+2)、…、bln中的相应一个连接。第(n+1)至第2n存储单元mc21、mc22、…、mc2p、mc2(p+1)、mc2(p+2)、…、mc22p、…、mc2(n-p+1)、mc2(n-p+2)、…、mc2n中的每一个可与第一至第n位线bl1、bl2、…、blp、bl(p+1)、bl(p+2)、…、bl2p、…、bl(n-p+1)、bl(n-p+2)、…、bln中的相应一个连接。

包括在第一子块sb1中的存储单元mc11、mc1(p+1)、…、mc1(n-p+1)、mc21、mc2(p+1)、…、mc2(n-p+1)可与第一至第n位线中的第l×(p+1)位线bl1、bl(p+1)、…、bl(n-p+1)连接，其中，l是大于或等于零且小于n/p的自然数。类似地，包括在第二子块sb2中的存储单元mc12、mc1(p+2)、…、mc1(n-p+2)、mc22、mc2(p+2)、…、mc2(n-p+2)可与第一至第n位线中的第l×(p+2)位线bl2、bl(p+2)、…、bl(n-p+2)连接，并且包括在第p子块sbp中的存储单元mc1p、mc12p、…、mc1n、mc2p、mc22p、…、mc2n可与第一至第n位线中的第l×(p+p)位线blp、bl2p、…、bln连接。例如，当l等于6时，包括在第一子块sb1中的存储单元mc11、mc1(p+1)、…、mc1(n-p+1)、mc21、mc2(p+1)、…、mc2(n-p+1)可与第6×(p+1)位线bl1、bl(p+1)、…、bl(n-p+1)连接，包括在第二子块sb2中的存储单元mc12、mc1(p+2)、…、mc1(n-p+2)、mc22、mc2(p+2)、…、mc2(n-p+2)可与第6×(p+2)位线bl2、bl(p+2)、…、bl(n-p+2)连接，并且包括在第p子块sbp中的存储单元mc1p、mc12p、…、mc1n、mc2p、mc22p、…、mc2n可与第6×(p+p)位线blp、bl2p、…、bln连接。

在一些示例实施例中，子块sb1、sb2、…、sbp的配置可在满足包括在同一子块中的存储单元沿第一方向d1彼此物理上不相邻的条件的的同时被不同地改变。

在一些示例实施例中，可基于非易失性存储装置的峰值限制电流来确定子块sb1、sb2、…、sbp的数量(例如，p)。例如，子块sb1、sb2、…、sbp的数量可被确定为使得每个子块中的电流消耗量小于非易失性存储装置的峰值限制电流。

根据示例实施例，参照图7和图8描述的子页sp1、sp2、…、spm的数量和参照图9和图10描述的子块sb1、sb2、…、sbp的数量可彼此相等(例如，m＝p)，可彼此不同(例如，m≠p)，并且可在满足与峰值限制电流相关联的条件的情况下被不同地改变。

当对所述多个子块顺序地执行擦除操作时(步骤s1200，图9)，可设置擦除电压(步骤s1210，图10)。例如，擦除电压可表示施加到位线bl1至bln的电压，并且可被设置为初始擦除电平。

可顺序地选择第一至第p子块sb1、sb2、…、sbp，并且可将设置的擦除电压顺序地施加到第一至第p子块sb1、sb2、…、sbp。例如，x在初始操作时间是1(步骤s1220)。可选择第一子块sb1(步骤s1230)，可将擦除电压施加到与选择的第一子块sb1连接的位线bl1、bl(p+1)、…、bl(n-p+1)(步骤s1240)，因此可执行对第一子块sb1的擦除操作。

可重复这样的操作，直到擦除所有第一至第p子块sb1、sb2、…、sbp为止(例如，直到完成对所有第一至第p子块sb1、sb2、…、sbp的擦除操作为止)。换句话说，可重复选择子块的步骤s1230和施加擦除电压的步骤s1240，直到对所有第一至第p子块sb1、sb2、…、sbp执行步骤s1230和s1240为止。

例如，当确定x不等于p时(步骤s1250：否)，例如，当确定x小于p时，x可增加1(步骤s1260)，并且步骤s1230、s1240和s1250可被重复。例如，可执行对第二子块sb2的擦除操作。当确定x等于p时(步骤s1250：是)，可表示完成对所有第一至第p子块sb1、sb2、…、sbp的擦除操作，因此可准备在擦除操作之后的擦除验证操作。

当对擦除目标块同时执行擦除验证操作时(步骤s1300)，擦除验证电压可被施加到与擦除目标块tb连接的位线bl1至bln，因此对整个擦除目标块tb的擦除验证操作可被同时执行(步骤s1310)。

可检查擦除验证操作的结果(步骤s1320)。当基于擦除验证操作的结果确定所有擦除目标块tb与正常擦除状态相应时，例如，当确定验证通过时(步骤s1320：是)，可成功完成根据示例实施例的擦除数据的方法。

当基于擦除验证操作的结果确定擦除目标块tb的至少一部分与失败的擦除状态相应时，例如，当确定验证失败时(步骤s1320：否)，可重置擦除电压，并且可基于重置的擦除电压对所述多个子块顺序地重新执行擦除操作。例如，可重复步骤s1210(设置擦除电压)、步骤s1220至s1260(顺序地施加擦除电压)、以及步骤s1310和s1320(执行擦除验证操作)，直到成功完成擦除数据的方法为止。

在一些示例实施例中，可基于递增步长脉冲擦除(ispe)方案来执行擦除操作。在ispe方案中，可通过每次重复擦除操作的步骤(例如，步骤s1210、s1220至s1260和s1310至1320)时顺序地增大擦除电压来执行擦除操作。除了控制擦除电压之外，ispe方案可与参照图7和图8描述的ispp方案基本相同。在一些示例实施例中，可在增大擦除电压的情况下或在不增大擦除电压的情况下，改变字线电压、串选择线电压和擦除验证电压中的至少一个。

例如，当第二次执行步骤s1210时(例如，如果第一次验证失败(步骤s1210：否))，可通过将初始擦除电平增大δve来重置擦除电压，并且可基于重置的擦除电压重新执行步骤s1220至s1320。当第三次执行步骤s1210时(如果第二次验证失败(步骤s1210：否))，可通过将初始擦除电平增大2×δve来重置擦除电压，并且可基于重置的擦除电压重新执行步骤s1220至s1320。

尽管图11中未示出，擦除目标块tb还可包括沿第二方向d2布置的存储单元。包括在同一子块中的存储单元可彼此不直接相邻，并且可沿第一方向d1和第二方向d2两者彼此物理上间隔开。例如，如参照图6所述，沿第二方向d2布置的存储单元可与同一位线以及不同的串选择线连接，并且可通过控制施加到串选择线的电压来选择擦除电压被施加到的目标存储单元。

在根据示例实施例的非易失性存储装置的擦除数据的方法中，非易失性存储装置可包括多个单元串，每个单元串包括用于形成相对高的单元密度的电阻膜和沟道层。擦除目标块tb可被划分为多个子块sb1至sbp，擦除操作可以以子块为单位被顺序地执行(例如，擦除操作可被并行执行)，擦除验证操作可以以块为单位被同时执行，因此非易失性存储装置的峰值限制电流可被平均或分配。因此，可在具有高度集成结构的非易失性存储装置中快速有效地执行数据擦除操作。

如本领域中的技术人员将了解，本公开可被实现为系统、方法、计算机程序产品和/或实现在一个或更多个计算机可读介质中的计算机程序产品，所述一个或更多个计算机可读介质具有在其上实现的计算机可读程序代码。计算机可读程序代码可被提供给通用计算机、专用计算机或其他可编程数据处理设备的处理器。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是可包含或存储程序以被指令执行系统、设备或装置使用或与指令执行系统、设备或装置结合使用的任何有形介质。例如，计算机可读介质可以是非暂时性计算机可读介质。

图12是示出根据示例实施例的存储系统的框图。

参照图12，存储系统500包括存储控制器600和至少一个非易失性存储装置700。

非易失性存储装置700可与根据示例实施例的非易失性存储装置(诸如，本文所公开的非易失性存储装置)相应，并且可在存储控制器600的控制下执行数据擦除、编程(或写入)和/或读取操作。具体地，非易失性存储装置700可执行根据示例实施例的写入数据的方法(例如，图1和图7的方法)和/或根据示例实施例的擦除数据的方法(例如，图9和图10的方法)。非易失性存储装置700可通过i/o线从存储控制器600接收命令cmd和地址addr以用于执行这样的操作，并且可与存储控制器600交换数据dat以用于执行这样的编程操作或读取操作。此外，非易失性存储装置700可通过控制线从存储控制器600接收控制信号ctrl。此外，非易失性存储装置700通过电力线从存储控制器600接收电力pwr。

图13是示出根据示例实施例的包括非易失性存储装置的贮存装置的框图。

参照图13，贮存装置1000包括多个非易失性存储装置1100和控制器1200。例如，贮存装置1000可以是诸如嵌入式多媒体卡(emmc)、通用闪存(ufs)、固态硬盘或固态驱动器(ssd)等的任意贮存装置。

控制器1200可经由多个通道ch1、ch2、ch3、…、chi与非易失性存储装置1100连接。控制器1200可包括一个或更多个处理器1210、缓冲存储器1220、纠错码(ecc)电路1230、主机接口1250和非易失性存储接口1260。

缓冲存储器1220可存储用于驱动控制器1200的数据。ecc电路1230可在编程操作期间计算要编程的数据的纠错码值，并且可在读取操作期间使用纠错码值来纠正读取的数据的错误。在数据恢复操作中，ecc电路1230可纠正从非易失性存储装置1100恢复的数据的错误。主机接口1250可提供与外部装置的接口。非易失性存储接口1260可提供与非易失性存储装置1100的接口。

非易失性存储装置1100中的每个非易失性存储装置可与根据示例实施例的非易失性存储装置(诸如本文所公开的非易失性存储装置)相应，并且可被可选地供应外部高电压vpp。

本发明构思可被应用于包括非易失性存储装置的各种装置和系统。例如，本发明构思可被应用于以下系统：诸如，移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(iot)装置、万物互联(ioe)装置、电子书阅读器、虚拟现实(vr)装置、增强现实(ar)装置、机器人装置等。

上述是对示例实施例的说明，并不被解释为示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域中的技术人员将容易理解，在没有实质上脱离本公开的新颖教导和优点的情况下，在示例实施例中可进行许多修改。因此，所有这样的修改意在被包括在如权利要求限定的本公开的范围内。因此，将理解，上述是对各种示例实施例的说明，并不被解释为受限于所公开的具体示例实施例，并且对所公开的示例实施例的修改以及其它示例实施例意在被包括在所附权利要求的范围内。