一种存储器读取装置、存储器及电子设备的制作方法

本发明涉及集成电路技术领域，尤其是一种存储器读取装置、存储器及电子设备。

背景技术：

随着集成电路工艺尺寸的不断缩小，工艺浮动对存储器的读取速度和功耗等方面影响也越来越大。传统的存储器读取存储单元的数据时，需外部输入使能信号经反相器链后传输至灵敏放大器的使能端。但是受到集成电路工艺浮动的影响，反相器链的延时会发生偏差，极大可能会使得存储器存储单元读取时序发生改变。

技术实现要素：

鉴于上述的分析，本发明旨在提供一种存储器读取装置、存储器及电子设备，通过对读取时序进行主动配置，解决工艺浮动对读取时序的影响问题。

本发明的目的主要是通过以下技术方案实现的：

本发明公开了一种存储器读取装置，包括主动配置的存储器读取时序发生装置，用于根据主动配置信息，产生读取时序信号，对存储器存储阵列的数据读取进行时序控制。

进一步地，所述主动配置的存储器读取时序发生装置包括多时序产生模块和时序输出模块；

所述多时序产生模块与所述存储器的读取预充控制线和字线连接；在读取预充控制信号pchb和字线选通信号dwl的控制下，产生n+1个延时不同的位线信号br0-brn；

所述多时序产生模块与主动配置控制线连接，接入读取时序主动配置信号sel0-seln，在所述读取时序主动配置信号sel0-seln的配置下，从所述n+1个时延不同的位线放电信号br0-brn中选通多个位线放电信号输出到所述时序输出模块；

所述时序输出模块，用于对所述输入的多个位线放电信号进行放电电流平均读取、灵敏放大和延时后，输出读取时序信号sae到所述存储阵列的读取灵敏放大器sa的使能端，控制所述存储阵列读取数据的时序。

进一步地，所述读取时序信号sae的延时逼近所述存储阵列的读取时间。

进一步地，所述多时序产生模块包括结构相同的n+1组单列时序产生结构；

每组所述单列时序产生结构接入pchb、字线选通信号dwl和一个与之对应的主动配置信号sel；在接入的预充控制信号pchb和字线选通控制信号dwl的控制下，所述单列时序产生结构产生位线放电信号；在所述主动配置信号的控制下，所述单列时序产生结构将产生的位线放电信号输出。

进一步地，所述单列时序产生结构包括第一pmos管mp1、第二pmos管mp2、多个被读取单元、传输门和反相器；

所述第一pmos管mp1和第二pmos管mp2的第一端均与电源连接；所述第一pmos管mp1的第二端与第一位线bl连接；所述第二pmos管mp2的第二端与第二位线br连接；所述第一pmos管mp1和第二pmos管mp2的控制端分别接入预充控制信号pchb；当pchb为低电平时，所述第一位线bl和第二位线br预充电为高电平；

每个所述被读取单元包括第一端、第二端和第三端，所述第一端与所述第一位线bl连接，所述第二端与所述第二位线br连接，所述第三端与一条字线连接；当所述字线接入的字线选通控制信号为高电平时，所述读取单元输出位线放电信号；

所述传输门的输入端与第二位线br连接，输出端与所述时序输出模块连接，第一控制端通过反相器与接入的主动配置信号连接，第二控制端直接与接入的主动配置信号连接；当主动配置信号为高电平时，将所述位线放电信号输出。

进一步地，所述读取单元包括晶体管m1、m2、m3、m4、m5、m6；

所述晶体管m1、m2组成第一反相器；所述晶体管m3、m4组成第二反相器；

所述第一反相器的输入端接地，输出端连接晶体管m5的输入端和第二反相器的输入端；

所述第二反相器的输出端连接晶体管m6的输入端；

所述晶体管m5、m6的控制端与字线连接，晶体管m5的输出端与第一位线bl连接；晶体管m6的输出端与第二位线br连接。

进一步地，所述时序输出模块包括灵敏放大器dsa和延时单元；

所述灵敏放大器dsa的输入端与n+1组单列时序产生结构的输出端分别连接，用于对所述选通的多组单列时序产生结构输出的位线放电信号进行放电电流平均和灵敏放大后，输出读取时序信号dsao；

所述延时单元与灵敏放大器dsa连接，用于对所述读取时序信号dsao进行固定延时后，输出读取时序信号sae到所述存储阵列的读取灵敏放大器sa的使能端。

进一步地，所述灵敏放大器dsa输出读取时序信号dsao的延时与延时单元产生的延时之和逼近所述存储阵列的读取时间。

本发明还公开了一种存储器，所述存储器包括如上述的任一存储器读取装置。

本发明还公开了一种电子设备，所述电子设备包括如上述的存储器。

本发明有益效果如下：

本发明通过对读取时序进行主动配置，以减小工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，同时也减小了存储器的读取功耗。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例中的存储器读取装置结构示意图；

图2为本发明实施例中的单列时序产生结构示意图；

图3为本发明实施例中的读取单元结构示意图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理。

本实施例公开了一种存储器读取装置，如图1所示，包括主动配置的存储器读取时序发生装置，用于根据主动配置信息，产生读取时序信号，对存储器存储阵列normalarray的数据读取进行时序控制。

具体的，所述主动配置的存储器读取时序发生装置包括多时序产生模块和时序输出模块；

所述多时序产生模块与存储器的读取预充控制线和字线连接；并且，所述读取预充控制线和字线同样与存储器的存储阵列normalarray连接，用于读取存储器存储阵列中的数据；

图1中示例的字线为wl0-wl2，但不局限于此，字线的行数可根据需要进行电路扩展。

所述多时序产生模块在所述读取预充控制信号pchb和某行字线上的字线选通信号dwl的控制下，产生与某行对应的n+1个延时不同的位线放电信号br0-brn；所述n可以是1-8或其他。

同样的，在所述读取预充控制信号pchb和某行字线上的字线选通信号dwl的控制下，使存储阵列normalarray对应字线上同一行的所有存储单元的传输管打开，经过存储单元列译码和选择后，只有一列有效，即只有一个存储单元连接的位线开始放电，将该存储单元存储的数据输出到灵敏放大器sa的输入端；

如图1所示，多时序产生模块还与读取时序主动配置线连接，用于接入读取时序主动配置信号sel0-seln；在所述读取时序主动配置信号sel0-seln的配置下，从所述n+1个延时不同的位线放电信号br0-brn中选通一个或多个位线放电信号输出到所述时序输出模块；

所述时序输出模块，用于对输入的多个位线放电信号进行放电电流平均和灵敏度放大后，输出读取时序信号sae到所述存储阵列normalarray的读取灵敏放大器sa的使能端，使灵敏放大器sa将输入端的数据放大后输出。

其中，所述读取时序信号sae的输出延时逼近所述存储阵列读取时间。这样保证所有存储阵列上的存储单元能够在sa工作有效的时间内完成读取。读取完成后，及时关闭sa，可以有效的减少读取时间，也可以加快存储单元的读取速度。

优选的，图1中的多时序产生模块包括n+1组结构相同的单列时序产生结构rccolumn；

每组单列时序产生结构分别连接读取预充控制线和字线；并且与一条与之对应的读取时序主动配置线连接；用于接入读取预充控制信号pchb、字线选通信号dwl和一个与之对应的主动配置信号sel；在接入的读取预充控制信号pchb和字线选通信号dwl的控制下，所述单列时序产生结构产生位线放电信号；在所述主动配置信号sel的控制下，所述单列时序产生结构将产生的位线放电信号输出。

优选的，图1中的时序输出模块包括灵敏放大器dsa和延时单元；

所述灵敏放大器dsa的输入端与n+1组单列时序产生结构的输出端分别连接；所述灵敏放大器dsa读取所述选通的单列时序产生结构输出的位线放电信号，进行放电电流平均和灵敏放大后，输出读取时序信号dsao；

所述延时单元与灵敏放大器dsa连接，用于对所述读取时序信号dsao进行固定延时后，输出读取时序信号sae到所述存储阵列的读取灵敏放大器sa的使能端。

优选的，为满足存储阵列读取时间的要求，灵敏放大器dsa输出读取时序信号dsao的延时与延时单元产生的延时之和逼近存储阵列的读取时间。

灵敏放大器dsa输出读取时序信号dsao的延时包括，对选通的单列时序产生结构输出的位线放电信号进行放电电流平均产生的延时和灵敏放大过程产生的延时。

具体的，如图2所示，所述单列时序产生结构包括第一pmos管mp1、第二pmos管mp2、多个被读取单元(readcell)、传输门t1和反相器d1；

所述第一pmos管mp1和第二pmos管mp2的第一端均与电源连接；所述第一pmos管mp1的第二端与第一位线bl连接；所述第二pmos管mp2的第二端与第二位线br连接；所述第一pmos管mp1和第二pmos管mp2的控制端分别接入预充控制信号pchb；当pchb为低电平时，所述第一位线bl和第二位线br预充电为高电平；

所述每个被读取单元包括第一端、第二端和第三端，所述第一端与所述第一位线bl连接，所述第二端与所述第二位线br连接，所述第三端与一条字线连接；当所述字线接入字线选通控制信号dwl，即为高电平时，所述被读取单元输出位线放电信号；当某一个被读取单元输出位线放电信号时，其他被读取单元作为如图2中所示的虚拟被读取单元(dummyreadcell)。

所述传输门t1的输入端与第二位线br连接，输出端与所述时序输出模块连接，传输门t1的第一控制端通过反相器d1与接入的主动配置信号sel连接，第二控制端直接与接入的主动配置信号sel连接；当主动配置信号为高电平时，将接入字线选通信号dwl的被读取单元的输出信号通过传输门t1输出。

更具体的，如图3所示，所述每个包括晶体管m1、m2、m3、m4、m5、m6；

所述晶体管m1、m2组成第一反相器；所述晶体管m3、m4组成第二反相器；

所述第一反相器的输入端接地，输出端连接晶体管m5的输入端和第二反相器的输入端；

所述第二反相器的输出端连接晶体管m6的输入端；

所述晶体管m5、m6的控制端与对应的字线连接，晶体管m5的输出端与第一位线bl连接；晶体管m6的输出端与第二位线br连接。

所述被读取单元的第一反相器的输入端接地，第二反相器的输出端不反馈到第一反相器，该结构的被读取单元的第二反相器的输出端存储低电平“0”。当wl为高电平时，晶体管m6导通，存储的低电平“0”从与晶体管m6连接的位线上输出。

本实施例中的存储器读取装置的工作过程如下：

第一步，在数据读取之前，读取预充控制信号pchb为低电压，使每个单列时序产生结构中的第一pmos管mp1、第二pmos管mp2导通，电源将第一位线bl和第二位线br预充为高电平，即n+1组单列时序产生结构的输出端br0-brn为高电平；同样，预充控制信号pchb对存储阵列normalarray的位线充为高电平；充电结束后，读取预充控制信号pchb变为高电压；

第二步，在数据读取时，选定数据输出行的字线选通信号dwl为高，使n+1组单列时序产生结构中每一组与字线对应的被读取单元的第二反相器放电，存储的低电平“0”输出，使第二位线br的电平由高电平放电；受到工艺浮动的影响，每一组单列时序产生结构中的每一个被读取单元，位线信号的放电时间是不同的；同时，字线选通信号dwl也使存储阵列normalarray对应字线上同一行的所有存储单元的传输管打开，经过存储单元列译码和选择后，只有一列有效，即只有一个存储单元连接的位线开始放电，将该存储单元存储的数据输出到灵敏放大器sa的输入端；

第三步，通过主动配置信号sel0-seln，在n+1组单列时序产生结构中配置预定的单列时序产生结构组，当某一组单列时序产生结构对应的主动配置信号sel为高时，选通该组单列时序产生结构的传输门t1，使该组单列时序产生结构的第二位线br上的信号输出；

第四步，选通的多个单列时序产生结构的第二位线br上的信号输出到灵敏放大器dsa；由于每个选通单列时序产生结构的第二位线br上的信号的放电时间是不同的，在输入到灵敏放大器dsa的输入端进行放电电流平均后，对信号的放电时间进行了平均；灵敏放大器dsa对电流平均后的信号进行放大输出读取时序信号dsao；

第五步，输出读取时序信号dsao通过延时单元固定延时后，输出读取时序信号sae到所述存储阵列的读取灵敏放大器sa的使能端，灵敏放大器sa将输入端的数据经过放大后输出。

由于，读取时序信号dsao的延时与延时单元产生的延时之和逼近存储阵列的读取时间。在sa工作有效的时间内实现存储阵列中存储数据的读取，减小了工艺浮动对读取时序的影响，减小了读取时间的浪费，同时也减小了存储器的读取功耗。

本发明实施例还公开了一种存储器，包括如上所述的存储器读取装置。

本发明实施例还公开了一种电子设备，包括如上所述的存储器。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。