半导体存储器件及其操作方法与流程

本申请要求2018年4月6日提交的申请号为10-2018-0040203的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

本发明的示例性实施例总体上涉及一种半导体存储器件，更具体地，涉及一种能够更有效和可靠地读取所储存的数据的半导体存储器件及其操作方法。

背景技术：

半导体存储器件可以采用多个存储区域，这些存储区域可以以各种方式分组或整理。通常，已经设计了各种技术用于对从多个存储区域读取数据进行改进。然而，对更快、更可靠、高容量的半导体存储器件的不断增长的需求，需要对从半导体存储器件所采用的各种存储区域读取数据做进一步改进。例如，非常希望可以无间隙地输入与半导体存储器件的不同存储区域相对应的读取控制信号，并且还非常希望半导体存储器件可以从各种存储区域无间隙地输出读取数据。

技术实现要素：

本发明的各种实施例涉及一种半导体存储器件以及该半导体存储器件的操作方法，其中，当从不同存储体组交替输出读取数据时，正常反映针对每个存储体组的读取突发序列信息。

根据本发明的实施例，一种半导体存储器件包括：存储区域，其包括多个存储器组，并且适用于基于第一读取控制信号和第二读取控制信号以及读取地址信号而输出来自所述多个存储区域之中的第一存储区域和第二存储区域的第一读取数据和第二读取数据；调度器，其适用于基于第一读取控制信号和第二读取控制信号而输出读取调度信号；以及输出驱动器，其适用于基于模式信号而将第一读取数据和第二读取数据以预定的突发长度交替地输出到数据焊盘两次或更多次，其中基于读取调度信号，第一读取数据根据第一突发序列而被输出到所述数据焊盘，第二读取数据根据第二突发序列而被输出到所述数据焊盘。

根据本发明的实施例，一种半导体存储器件的操作方法包括：基于第一读取控制信号和第二读取控制信号，将与第一存储区域相对应的突发序列信息信号和与第二存储区域相对应的突发序列信息信号交替地输出两次作为读取调度信号；在第一读取时段内，基于所述读取调度信号，将来自所述第一存储区域的第一读取数据之中的具有第一突发长度的第一读取数据输出到数据焊盘；在第二读取时段内，基于所述读取调度信号，将来自所述第二存储区域的第二读取数据之中的具有第二突发长度的第二读取数据输出到所述数据焊盘；在第三读取时段内，基于所述读取调度信号，将来自所述第一存储区域的所述第一读取数据之中的具有第三突发长度的第一读取数据输出到所述数据焊盘；在第四读取时段内，基于所述读取调度信号，将从第二存储区域产生的第二读取数据之中的具有第四突发长度的第二读取数据输出到所述数据焊盘。

根据本发明的实施例，一种半导体存储器件包括：存储区域，其包括第一存储器组和第二存储器组，并适用于输出来自第一存储器组的第一读取数据和来自第二存储器组的第二读取数据，所述第一读取数据和所述第二读取数据具有第一长度；调度器，其适用于接收针对第一存储器组的第一突发序列和针对第二存储器组的第二突发序列，锁存所述第一突发序列和所述第二突发序列，以及交替地产生所述第一突发序列和所述第二突发序列；以及输出驱动器，其适用于接收所述第一读取数据和所述第二读取数据，并且基于交替产生的第一突发序列和第二突发序列而顺序地输出所述第一读取数据的一部分、所述第二读取数据的一部分、所述第一读取数据的剩余部分以及所述第二读取数据的剩余部分。其中，所述第一读取数据的所述一部分、所述第二读取数据的所述一部分、所述第一读取数据的所述剩余部分和所述第二读取数据的所述剩余部分具有为第一长度的一半的第二长度。

从以下结合附图的详细描述中，本发明的这些和其他特征以及优点对于本发明的技术领域的技术人员将变得显而易见。

附图说明

图1是示出根据本发明的实施例的半导体存储器件的框图。

图2是示出图1中所示的调度器的框图。

图3是示出图2中所示的输出控制电路的框图。

图4是示出图2中所示的锁存电路的框图。

图5是示出图2中所示的输出电路的框图。

图6是示出图1中所示的半导体存储器件的操作的时序图。

图7至图9是用于描述根据实施例的突发序列的表。

具体实施方式

下面将参考附图更详细地描述本发明的各种实施例。提供这些实施例是为了使本发明的公开内容彻底和完整。本公开中提到的所有“实施例”指的是本文中公开的发明构思的实施例。然而，应注意，所呈现的实施例仅是本发明的示例，并不旨在限制所附权利要求中所限定的本发明的范围。应当理解，在不脱离权利要求的范围的情况下，本发明的技术领域的技术人员可以想到许多其他实施例及其变型。

此外，应注意，本文中所使用的术语仅用于描述实施例的目的，并不旨在限制本发明。如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，术语“包括”、“包括有”、“包含”和/或“包含有”在本说明书中可互换使用，以指示任何所述特征的存在并且不排除存在或添加一个或更多个其他未说明的特征。如本文所使用的，术语“和/或”表示一个或更多个相关所列项目的任意组合和所有组合。还应注意，在本说明书中，“连接/耦接”是不仅指一个组件直接连接/耦接到另一个组件，而且还指通过中间组件间接连接/耦接另一个组件。

应当理解，尽管本文可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于区分一个元件与另一个元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。

附图不一定按比例绘制，并且在一些情况下，可能夸大了比例以便清楚地说明所描述的实施例的各种特征。

图1是示出根据本发明的实施例的半导体存储器件100的框图。

参考图1，半导体存储器件100可以包括时钟缓冲器110、命令缓冲器120、命令解码器130、调度器140、存储区域150和输出驱动器160。

时钟缓冲器110可以基于从外部设备(未示出)接收的时钟信号ck来产生内部时钟信号ick。外部设备可以是采用半导体存储器件100的主机设备。外部设备可以是任何合适的电子设备。

命令缓冲器120可以基于从外部设备接收的命令信号cs和ca<0:n>来产生内部命令信号ics和ica<0:m>。内部命令信号ics和ica<0:m>可以包括表示读取突发序列的地址信号。在下文中，在内部命令信号ics和ica<0:m>之中的表示读取突发序列的地址信号被称为“突发序列信息信号ica<k>”。

命令解码器130可以基于内部时钟信号ick、模式信号32bl和内部命令信号ics和ica<0:m>来产生读取地址信号rd_addr以及第一读取控制信号rdt和第二读取控制信号irdt。具体地，命令解码器130可以基于模式信号32bl来激活第一读取控制信号rdt，并且在经过预定时间之后激活第二读取控制信号irdt。该预定时间可以包括最小时间tccd_s，这将在下面描述。

模式信号32bl可以预先设置在模式寄存器写入电路中(未示出)。模式信号32bl可以表示在存储体组模式中支持的突发长度操作之中的一个突发长度操作。例如，模式信号32bl可以表示在存储体组模式中支持的突发长度32操作和突发长度16操作之中的突发长度32操作。

调度器140可以基于第一读取控制信号rdt和第二读取控制信号irdt以及突发序列信息信号ica<k>来输出读取调度信号b3latsumb。例如，调度器140可以将交替两次的先前输入的突发序列信息信号ica<k>和此后输入的突发序列信息信号ica<k>输出为读取调度信号b3latsumb。

存储区域150可以包括第一存储器组bg0至第四存储器组bg3。第一存储器组bg0至第四存储器组bg3中的每一个存储器组可以包括两个或更多个存储体。存储体可以包括以行和列来整理的多个存储单元。在下文中，第一存储器组bg0至第四存储器组bg3被称为“第一存储体组至第四存储体组”。然而，应注意，本发明不限于此，以及存储区域150可以包括多个存储区域，所述存储区域的每一个可以是，例如存储块或一组存储块。

存储区域150可以基于读取地址信号rd_addr以及第一读取控制信号rdt和第二读取控制信号irdt来输出读取数据rd_data。例如，存储区域150可以基于读取地址信号rd_addr来选择第一存储体组bg0至第四存储体组bg3中的任意一个，并且基于第一读取控制信号rdt和第二读取控制信号irdt来从择中的存储体组输出32比特位的读取数据rd_data。换言之，存储区域150可以基于第一读取控制信号rdt而输出来自择中的存储体组的32比特位读取数据rd_data中的16比特位读取数据，并且基于第二读取控制信号irdt而输出来自择中的存储体组的32比特位读取数据rd_data中的剩余的16比特位读取数据。当连续两次输入读取地址信号rd_addr时，基于先前输入的读取地址信号rd_addr而选中的存储体组被称为“第一存储体组”，而基于此后输入的读取地址信号rd_addr而选中的存储体组被称为“第二存储体组”。从第一存储体组输出的32比特位读取数据rd_data被称为“第一存储体读取数据”，该第一存储体读取数据的16比特位读取数据被称为“第一存储体读取数据的第一部分”，该第一存储体读取数据的剩余16比特位读取数据被称为“第一存储体读取数据的第二部分”。从第二存储体组产生的32比特位读取数据rd_data被称为“第二存储体读取数据”，该第二存储体读取数据的16比特位读取数据被称为“第二存储体读取数据的第一部分”，该第二存储体读取数据的剩余16比特位读取数据被称为“第二存储体读取数据的第二部分”。

基于读取调度信号b3latsumb、模式信号32bl和写入时钟信号wck，输出驱动器160可以将第一存储体读取数据的第一部分、第一存储体读取数据的第二部分、第二存储体读取数据的第一部分和第二存储体读取数据的第二部分交替地输出到数据焊盘dq。例如，输出驱动器160可以在第一读取时段内根据先前输入的突发序列信息信号ica<k>中所包含的第一突发序列而将第一存储体读取数据的第一部分和第一存储体读取数据的第二部分中的任意一个作为第一输出数据输出到数据焊盘dq。输出驱动器160在第二读取时段内根据此后输入的突发序列信息信号ica<k>中所包含的第二突发序列而将第二存储体读取数据的第一部分和第二存储体读取数据的第二部分中的任意一个作为第二输出数据输出到数据焊盘dq。输出驱动器160在第三读取时段内根据第一突发序列而将第一存储体读取数据的第一部分和第一存储体读取数据的第二部分之中未被选中的剩余读取数据作为第三输出数据输出到数据焊盘dq。输出驱动器160在第四读取时段内根据第二突发序列而将第二存储体读取数据的第一部分和第二存储体读取数据的第二部分之中未被选中的剩余读取数据作为第四输出数据输出到数据焊盘dq。

第一突发序列和第二突发序列可以相同或不同。第一读取时段至第四读取时段可以彼此无间隙地连续。第一输出数据至第四输出数据中的每一个输出数据可以具有对应于16比特位的突发长度。

图2是示出根据本发明的实施例的调度器(例如，图1中所示的调度器140)的框图。

参考图2，调度器140可以包括输出控制电路141、锁存电路143和输出电路145。

基于第一读取控制信号rdt和第二读取控制信号irdt，输出控制电路141可以产生对应于先前输入的内部命令信号ics和ica<0:m>而被激活两次的第一输出控制信号rdtsum<0>，以及对应于此后输入的内部命令信号ics和ica<0:m>而被激活两次的第二输出控制信号rdtsum<1>。

锁存电路143可以根据基于第一读取计数信号和第二读取计数信号rdt_cnt<0:1>的输入序列而顺序地锁存突发序列信息信号ica<k>作为第一信息信号和第二信息信号b3lat<0:1>。可以从输出控制电路141产生第一读取计数信号和第二读取计数信号rdt_cnt<0:1>，这将在下面详细描述。

输出电路145可以基于第一输出控制信号和第二输出控制信号rdtsum<0:1>而交替地选择第一信息信号和第二信息信号b3lat<0:1>两次并且将选中的信息信号输出为读取调度信号b3latsumb。

图3是示出根据本发明实施例的输出控制电路(例如，图2所示的输出控制电路141)的框图。

参考图3，输出控制电路141可以包括第一计数单元141_1、第二计数单元141_3和信号处理单元141_5。

第一计数单元141_1可以基于第一读取控制信号rdt来产生第一读取计数信号和第二读取计数信号rdt_cnt<0:1>。例如，第一计数单元141_1可以在第一读取控制信号rdt第一次被激活时激活第一读取计数信号rdt_cnt<0>，并且在第一读取控制信号rdt第二次被激活时激活第二读取计数信号rdt_cnt<1>。

第二计数单元141_3可以基于第二读取控制信号irdt来产生第三读取计数信号和第四读取计数信号irdt_cnt<0:1>。例如，第二计数单元141_3可以在第二读取控制信号irdt第一次被激活时激活第三读取计数信号irdt_cnt<0>，并且在第二读取控制信号irdt第二次被激活时激活第四读取计数信号irdt_cnt<1>。

信号处理单元141_5可以基于第一读取计数信号至第四读取计数信号rdt_cnt<0:1>和irdt_cnt<0:1>来产生第一输出控制信号和第二输出控制信号rdtsum<0:1>。例如，信号处理单元141_5可以将第一读取计数信号rdt_cnt<0>和第三读取计数信号irdt_cnt<0>逻辑相加(例如，执行“或”运算)以产生第一输出控制信号rdtsum<0>，以及可以将第二读取计数信号rdt_cnt<1>和第四读取计数信号irdt_cnt<1>逻辑相加(例如，执行“或”运算)以产生第二输出控制信号rdtsum<1>。

图4是示出根据本发明的实施例的锁存电路(例如，图2中所示的锁存电路143)的框图。

参考图4，锁存电路143可以包括第一锁存单元143_1和第二锁存单元143_3。

第一锁存单元143_1可以基于第一读取计数信号rdt_cnt<0>来锁存先前输入的突发序列信息信号ica<k>作为第一信息信号b3lat<0>。

第二锁存单元143_3可以基于第二读取计数信号rdt_cnt<1>锁存此后输入的突发序列信息ica<k>作为第二信息信号b3lat<1>。

图5是示出根据本发明的实施例的输出电路(例如，图2中所示的输出电路145)的框图。

参考图5，输出电路145可以包括第一输出单元145_1、第二输出单元145_3和锁存单元145_5。

第一输出单元145_1可以基于第一输出控制信号rdtsum<0>而将第一信息信号b3lat<0>输出为输出信息信号b3latsum两次。

第二输出单元145_3可以基于第二输出控制信号rdtsum<1>而将第二信息信号b3lat<1>输出为输出信息信号b3latsum两次。

锁存单元145_5可以锁存输出信息信号b3latsum以输出为读取调度信号b3latsumb。

在下文中，参考图6描述具有上述结构的半导体存储器件100的操作。

图6是示出根据本发明的实施例的半导体存储器件的操作(例如，图1中所示的半导体存储器件100的操作)的时序图。

参考图6，图1的时钟缓冲器110可以缓冲时钟信号ck以产生内部时钟信号ick。命令缓冲器120可以缓冲命令信号cs和ca<0:n>以产生内部命令信号ics和ica<0:m>。可以输入对应于第一存储体组的内部命令信号ics和ica<0:m>以及突发序列信息信号ica<k>，随后可以无间隙地输入对应于第二存储体组的内部命令信号ics和ica<0:m>和突发序列信息信号ica<k>。信号被无间隙输入的事实意味着以最小时间tccd_s间隔输入信号以访问不同的存储体组。

命令解码器130可以基于内部命令信号ics和ica<0:m>来产生对应于第一存储体组和第二存储体组而以最小时间tccd_s间隔被激活两次的第一读取控制信号rdt。另外，命令解码器130可以产生通过将第一读取控制信号rdt延迟预定时间而获得的第二读取控制信号irdt。预定时间可以对应于最小时间tccd_s的两倍。命令解码器130可以顺序地产生与第一存储体组和第二存储体组中的每个存储体组相对应的读取地址信号rd_addr。

存储区域150可以基于读取地址信号rd_addr、第一读取控制信号rdt和第二读取控制信号irdt而输出来自第一存储体组的第一读取数据和来自第二存储体组的第二读取数据。

调度器140可以在第一读取控制信号rdt第一次被激活时激活第一读取计数信号rdt_cnt<0>，在第一读取控制信号rdt第二次被激活时激活第二读取计数信号rdt_cnt<1>。此外，调度器140可以在第二读取控制信号irdt第一次被激活时激活第三读取计数信号irdt_cnt<0>，以及在第二读取出控制信号irdt第二次被激活时激活第四读取计数信号irdt_cnt<1>。此外，调度器140可以将第一读取计数信号rdt_cnt<0>和第三读取计数信号irdt_cnt<0>逻辑相加以产生以与最小时间tccd_s的两倍相对应的时间间隔被激活两次的第一输出控制信号rdtsum<0>，以及可以将第二读取计数信号rdt_cnt<1>和第四读取计数信号irdt_cnt<1>逻辑相加以产生以与最小时间tccd_s的两倍相对应的时间间隔被激活两次的第二输出控制信号rdtsum<1>。

基于第一输出控制信号和第二输出控制信号rdtsum<0:1>，调度器140可以交替地选择与第一存储体组相对应的突发序列信息信号ica<k>(“0”)和与第二存储体组相对应的突发序列信息信号ica<k>(“1”)，以输出为读取调度信号b3latsumb。

基于读取调度信号b3latsumb、模式信号32bl和写入时钟信号wck，输出驱动器160可以将具有相同的突发长度的第一存储体读取数据的第一部分、第一存储体读取数据的第二部分、第二存储体读取数据的第一部分和第二存储体读取数据的第二部分交替地输出到数据焊盘dq。

在这种情况下，第一存储体读取数据的第一部分和第一存储体读取数据的第二部分可以根据第一突发序列而被输出到数据焊盘dq，以及第二存储体读取数据的第一部分和第二存储体读取数据的第二部分可以根据第二突发序列而被输出到数据焊盘dq。第一突发序列与第二突发序列可以相同或不同。图7和图8是用于描述根据实施例的第一突发序列和第二突发序列的表。

如图7所示，当突发序列信息信号ica<k>具有逻辑低电平(即，“0”)时，可以根据由默认值限定的序列来顺序地输出32比特位读取数据。当突发序列信息信号ica<k>具有逻辑高电平，(即，“1”)时，可以根据与默认值相比以8比特位为单位改变的序列来顺序地输出32比特位读取数据。

如图8所示，当突发序列信息信号ica<k>具有逻辑低电平，(即，“0”)时，可以根据由默认值限定的序列来顺序地输出32比特位读取数据。当突发序列信息信号ica<k>具有逻辑高电平，(即，“1”)时，可以根据与默认值相比以16比特位为单位改变的序列来顺序地输出32比特位读取数据。

尽管作为示例描述了使用单个突发序列信息信号ica<k>，但是本发明不限于此，可以使用两个突发序列信息信号ica<k>和ica<k'>。当使用两个突发序列信息信号ica<k>和ica<k'>时，可以应用与四种情况相对应的突发序列。

图9是用于描述与第一突发序列信息信号ica<k>和第二突发序列信息信号ica<k'>相对应的第一突发序列至第四突发序列的表。

如图9所示，当第一突发序列信息信号ica<k>和第二突发序列信息信号ica<k'>具有逻辑电平“00”时，可以根据由默认值限定的序列来顺序地输出32比特位读取数据。当第一突发序列信息信号ica<k>和第二突发序列信息信号ica<k'>具有逻辑电平“01”时，可以根据与默认值相比以8比特位为单位改变的序列来顺序地输出32比特位读取数据。当第一突发序列信息信号ica<k>和第二突发序列信息信号ica<k'>具有逻辑电平“10”时，可以根据与默认值相比以16比特位为单位改变的序列来顺序地输出32比特位读取数据。当第一突发序列信息信号ica<k>和第二突发序列信息信号ica<k'>具有逻辑电平“11”时，可以根据与具有逻辑电平“01”的第一突发序列信息信号ica<k>和第二突发序列信息信号ica<k'>相比以16比特位为单位改变的序列来顺序地输出32比特位读取数据。

综上所述，半导体存储器件100的操作方法可以包括：基于第一读取控制信号rdt和第二读取控制信号irdt而将对应于第一存储体组的突发序列信息信号ica<k>和对应于第二存储体组的突发序列信息信号ica<k>交替地输出两次作为读取调度信号b3latsumb，在第一读取时段内基于读取调度信号b3latsumb来将从第一存储体组产生的第一存储体读取数据的第一部分输出到数据焊盘dq，在第二读取时段内基于读取调度信号b3latsumb来将从第二存储体组产生的第二存储体读取数据的第一部分输出到数据焊盘dq，在第三读取时段内基于读取调度信号b3latsumb来将从第一存储体组产生的第一存储体读取数据的第二部分输出到数据焊盘dq，以及在第四读取时段内基于读取调度信号b3latsumb来将从第二存储体组产生的第二存储体读取数据的第二部分输出到数据焊盘dq。

从以上描述显而易见，在半导体存储器件及其操作方法中，当从不同的存储体组交替输出读取数据时，可以准确地反映分配给多个存储体组中的每个存储体的读取突发序列信息信号。

由于当从不同的存储区域(每个都包括存储体组)交替输出读取数据时，正常反映了读取突发序列信息信号，所以可以提高半导体存储器件的操作可靠性。

虽然已经关于特定实施例描述了本发明，但是实施例不是限制性的，而是描述性的。此外，应注意，在不脱离由所附权利要求限定的本发明的精神和/或范围的情况下，本领域技术人员可以通过替换、改变和修改以各种方式实现本发明。