2bit存储器单元结构及操作方法与流程

本发明涉及半导体集成电路器件设计领域，特别是指一种2bit存储器单元结构。

背景技术：

图1为一种2bit存储单元的示意图，整个存储单元由3个管子构成：位于左右两侧的2个完全对称的存储管(a和a*)和位于中间的一个选择管(b)，3个管子的栅极连在一起引出形成字线wl，左右两个对称的存储管a和a*，各引出一端形成位线bl及bl*，其余两端分别与选择管的源漏相连。假设定义存储管关断为“0”(关断指的是指存储管不加电压时，存储管沟道不导通)，导通为“1”(导通指的是存储管不加电压时，存储管沟道导通，有较大电流)；传统的存储方式为，1个存储单元存储2位，每个存储管a和a*都可“0”或者“1”，由于存储管a和a*在结构上是完全对称的，因此互换存储管a和a*的操作电压就可以实现对a和a*的分别存储和读取。

图2是这个存储器的一种结构实现方式，如图可知，3个管子的栅极可通过自对准金属硅化物连在一起，存储管的栅极采用自对准侧墙的方式产生，通过这种方式，存储管的尺寸可以做的很小(<50nm)。

图3是这种存储器的版图实现方式，从中可知由于存储管采用自对准的侧墙的方式，存储管a和存储管a*环绕选择管一圈并且连在一起。

表一

上述表一显示了存储单元的操作条件，vpp代表program(编程)时栅极的高压，program采用热载流子注入(hci),ono电子膜厚大于时，通常大于7v，具体电压随膜厚增加而增加，vd为program时的存储管对应的漏端电压，vd一般1.5～5v之间。

vnh代表erase(擦除)时栅极的负压，vpe代表存储管漏端的正向高压，当ono电子膜厚大于时，vpe和vnh的差值通常大于10v。

vgs是read(读)的时候的栅极电压，vs代表读取时存储管的源端电压。vgs的电压和存储管的0和1区分有关，vgs必须在存储管的0和1的阈值电压区分中间。vs电压用来屏蔽在读取存储管a时，存储管a*对a的状态产生的影响。

表二

上述表二是某一具体存储单元的操作条件，其存储介质层ono层的厚度为在此条件下，编程时栅极电压达到11v，存储管漏端电压2.5v。

技术实现要素：

本发明所要解决的技术问题在于提供一种2bit存储器单元，其存储管与选择管的栅极为独立连出，可以提高存储单元的读取电流。

为解决上述问题，本发明所述的一种2bit存储器单元结构，每个单元包含有3个晶体管，其中含2个存储管及一个选择管，所述存储器单元能存储2bit数据，所述的每个存储管都能存储“0”或者“1”。

所述选择管的栅极引出形成所述存储器单元的第一字线wl，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；

所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。

进一步的改进是，所述的选择管以及两个存储管，均为结构完全对称的器件。

进一步的改进是，所述的2个存储管，互换操作电压能实现对两份存储管分别存储和读取。

进一步的改进是，所述的存储器单元在编程时，选择管的栅极电压小于存储管的栅极电压；在读取数据时，选择管的栅极电压大于存储管的栅极电压，以增加读取的电流。

进一步的改进是，编程时，采用源端载流子注入的方式。

为解决上述问题，本发明提供一种2bit存储器单元结构，在半导体衬底上具有三个mos管，包括位于中间的选择管以及位于选择管两侧的存储管，所述的选择管与其两侧所述的存储管共用源漏区；

所述的半导体衬底表面，位于中间的选择管硅表面具有栅介质层，栅介质层上方为选择管的多晶硅栅极，所述栅介质层还两端向上延伸将所述选择管的多晶硅栅极的侧面进行包裹；

所述存储管位于选择管两侧，其靠近选择管的栅介质层的硅表面为存储管的ono介质层作为电荷存储层，ono层上方为所述存储管的多晶硅栅极；

存储管的多晶硅栅极里侧为选择管的栅介质层向上延伸的部分，存储管的多晶硅栅极的外侧为侧墙；

所述存储管多晶硅栅极的外侧下方的衬底中为存储管的源区或者漏区，所述存储管的源区或者漏区的上方为金属硅化物；

所述选择管的多晶硅栅极上方还具有介质层，两侧的存储管的多晶硅栅极向上延伸，其高度超出选择管的多晶硅栅极一直延伸到与选择管的多晶硅栅极上方的所述介质层表面附近。

进一步的改进是，所述的选择管以及存储管，均为结构完全对称的晶体管,两个存储管的操作电压能实现互换。

进一步的改进是，所述的存储管为sonos存储管。

进一步的改进是，所述的存储管由选择管的自对准侧墙的方式制作完成。

进一步的改进是，所述的存储管的栅极宽度小于50nm。

进一步的改进是，所述的选择管的多晶硅栅极引出作为存储器单元的第一字线，左右连个存储管的多晶硅栅极分别引出作为所述存储器单元的第二及第三字线，所述存储管的非共用的源区或漏区分别引出作为所述存储器单元的第一位线及第二位线。

进一步的改进是，所述的存储器单元在编程时采用源端载流子注入的方式。

为解决上述问题，本发明提供一种2bit存储器单元结构，在半导体衬底上具有三个mos管，包括位于中间的选择管以及位于选择管两侧的存储管，所述的选择管与其两侧所述的存储管共用源漏区；

所述的半导体衬底表面，位于中间的选择管硅表面具有栅介质层，栅介质层上方为选择管的多晶硅栅极，所述栅介质层还两端向上延伸将所述选择管的多晶硅栅极的侧面进行包裹；

所述存储管位于选择管两侧，其靠近选择管的栅介质层的硅表面为存储管的ono介质层作为电荷存储层，ono层上方为所述存储管的多晶硅栅极；

存储管的多晶硅栅极里侧为选择管的栅介质层向上延伸的部分，存储管的多晶硅栅极的外侧为侧墙；

所述存储管多晶硅栅极的外侧下方的衬底中为存储管的源区或者漏区，所述存储管的源区或者漏区的上方为金属硅化物；

所述选择管以及两个存储管的多晶硅栅极上方还具有介质层，两侧的存储管的多晶硅栅极的高度低于选择管的多晶硅栅极的高度，所述多晶硅栅极上方的介质层与两侧的侧墙连为一体。

进一步的改进是，所述的选择管以及存储管，均为结构完全对称的晶体管,两个存储管的操作电压能实现互换。

进一步的改进是，所述的存储管为sonos存储管。

进一步的改进是，所述的存储管由选择管的自对准侧墙的方式制作完成。

进一步的改进是，所述的存储管的栅极宽度小于50nm。

进一步的改进是，所述的选择管的多晶硅栅极引出作为存储器单元的第一字线，左右连个存储管的多晶硅栅极分别引出作为所述存储器单元的第二及第三字线，所述存储管的非共用的源区或漏区分别引出作为所述存储器单元的第一位线及第二位线。

本发明所述的一种2bit存储器单元的操作方法，所述存储器单元包含一个选择管及两个存储管a及a*，所述存储管为sonos管，位于选择管的两侧，所述选择管与其两侧的存储管a及a*共用源漏区，所述存储管为完全对称的结构，所述选择管的栅极引出形成存储器单元的第一字线，所述两侧的存储管的栅极分别引出形成所述存储器单元的第二字线及第三字线，所述两侧的存储管非共用的源区或漏区分别引出作为存储器单元的第一位线及第二位线；

所述的存储器单元在编程时，采用源端载流子注入的方式；

所述的存储器单元在读数据时，存储管的源端电压，即第一位线的电压用于屏蔽在读取存储管a时存储管a*的状态对存储管a的影响；读数据时选择管的读电压大于存储管的栅极电压，即第一字线电压大于第二或第三电压，以增大读取电流。

本发明所述的2bit存储器单元结构，针对通过侧墙工艺制作出来的存储管，将2个存储管的栅极改为单独引出，选择管的栅极为的栅极单独连出的方式，并提供一种新的电压操作方式，能够提供更大的读取电流。

附图说明

图1是传统的存储器单元结构的电路示意图。

图2是传统的存储器单元结构的器件剖面示意图。

图3是传统的存储器单元的版图结构。

图4是本发明存储器单元的电路结构示意图。

图5是本发明存储器单元的一实施例的器件剖面示意图。

图6是本发明存储器单元的另一实施例的器件剖面示意图。

具体实施方式

本发明所述的一种2bit存储器单元结构，如图4所示，其电路每个单元包含有3个晶体管，其中含2个存储管a和a*及一个选择管，所述存储器单元能存储2bit数据，所述的每个存储管都能存储“0”或者“1”。

所述选择管的栅极引出形成所述存储器单元的第一字线wl，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线bl及第二位线bl*。

所述存储器单元中的2个存储管的栅极引出形成第二字线wls及第三字线wls*，所述第二字线及第三字线还连接在一起。

两个存储管均为结构完全对称的器件，也就是说，互换操作电压能实现对两份存储管分别存储和读取。

上述是本发明提供的存储器单元的电路结构示意图，基于该电路结构，本发明在具体的器件结构上提供如下两实施例：

实施例一

本发明提供一种2bit存储器单元结构，如图5所示，在半导体衬底上具有三个mos管，包括位于中间的选择管以及位于选择管两侧的存储管a及a*，所述的选择管与其两侧所述的存储管共用源漏区，由于管子是完全对称的，因此源漏可以随意互换，操作电压能实现互换。

所述的半导体衬底表面，位于中间的选择管硅表面具有栅介质层，栅介质层上方为选择管的多晶硅栅极，所述栅介质层还两端向上延伸将所述选择管的多晶硅栅极的侧面进行包裹。

所述存储管为sonos存储管，位于选择管两侧，其靠近选择管的栅介质层的硅表面为存储管的ono介质层作为电荷存储层，ono层上方为所述存储管的多晶硅栅极；

存储管的多晶硅栅极里侧为选择管的栅介质层向上延伸的部分，存储管的多晶硅栅极的外侧为侧墙；

所述存储管多晶硅栅极的外侧下方的衬底中为存储管的源区或者漏区，所述存储管的源区或者漏区的上方为金属硅化物；

所述选择管的多晶硅栅极上方还具有介质层，所述介质层通常为氧化膜层。两侧的存储管的多晶硅栅极向上延伸，其高度超出选择管的多晶硅栅极一直延伸到与选择管的多晶硅栅极上方的所述介质层表面附近。

所述的存储管由选择管的自对准侧墙的方式制作完成。

述的存储管的栅极宽度小于50nm。

所述的选择管的多晶硅栅极引出作为存储器单元的第一字线，左右连个存储管的多晶硅栅极分别引出作为所述存储器单元的第二及第三字线，所述存储管的非共用的源区或漏区分别引出作为所述存储器单元的第一位线及第二位线。

所述的存储器单元在编程时采用源端载流子注入的方式。

实施例二

基于电路原理图4，本发明再提供一种2bit存储器单元结构，本实施例与实施例一相比，大体结构相同，区别在于存储管的多晶硅栅极顶部以及选择管的多晶硅栅极顶部，本实施例的存储管的多晶硅栅极顶部低于选择管的多晶硅栅极顶部，即本实施例的三个多晶硅栅极形貌正好与实施例一相反，呈现中间高两侧低的形貌，所述左右两个存储管a和a*的多晶硅栅极顶部以及中间的选择管的多晶硅栅极顶部均具有介质层，所述介质层通常为氧化膜层，是与最外侧的两侧墙连层一个整体，将3个多晶硅栅极包裹于其中。

同样的，所述的选择管以及存储管，均为结构完全对称的晶体管,两个存储管的操作电压能实现互换。所述的存储管为sonos存储管，由选择管的自对准侧墙的方式制作完成。

所述的存储管的栅极宽度小于50nm。

所述的选择管的多晶硅栅极引出作为存储器单元的第一字线wl，左右连个存储管的多晶硅栅极分别引出作为所述存储器单元的第二wls及第三字线wls*，所述存储管的非共用的源区或漏区分别引出作为所述存储器单元的第一位线bl及第二位线bl*。

上述提供的两种结构的2bit存储器单元，其中两侧的存储管的多晶硅栅极可通过自对准的栅极顶部金属硅化物连接在一起，从图3所示的版图中，可以看出存储管的形成采用自对准侧墙的方式，存储管a和a*环绕选择管一圈然后连在一起。

针对上述的两种2bit存储器单元，本发明所述的一种2bit存储器单元的操作方法，所述的存储器单元在编程时，采用源端载流子注入的方式。

所涉及到的参数参见如下的表三：

表三

vpp代表program(编程)时存储管栅极的电压，vgp代表program时选择管的栅极电压，program采用源端载流子注入(ssi:source-side-injection),ono电子膜厚大于时，vpp通常大于7v，具体电压随膜厚增加而增加，vgp电压一般小于2v(略大于选择管开启电压即可)，vd为program时的存储管对应的漏端电压，vd一般1.5～5v之间。

vnh代表erase(擦除)时栅极的负压，vpe代表存储管漏端的正向高压，当ono电子膜厚大于时，vpe和vnh的差值通常大于10v。

vgs是read(读)的时候的存储管的栅极电压，vs代表读取时存储管的源端电压。vgs的电压和存储管的“0”和“1”区分有关，vgs必须在存储管的“0”和“1”的阈值电压区分中间。vs电压用来屏蔽在读取存储管a时，存储管a*对a的状态产生的影响。vgr是选择管的读电压，新的操作方式可以使vgr大于vgs来增加整个读取的电流。

针对一具体的存储器单元的操作电压可参考如下表四：

表四

本发明所提供的存储器单元在读数据时，存储管的源端电压，即第一位线的电压用于屏蔽在读取存储管a时存储管a*的状态对存储管a的影响；读数据时选择管的读电压大于存储管的栅极电压，即第一字线电压大于第二或第三电压，以增大读取电流。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。