专利名称：高效能存储器及相关方法
技术领域：
本发明涉及一种高效能存储器及其相关方法，特别是涉及一种在各行连线上具有独立放电模块与辅助模块而得以降低功率消耗、增进存取效能的只读存储器及其相关方法。
背景技术：
在现代信息社会中，各种文件、资料、数据都能以电子讯号的方式来传输、管理与储存，而各种各样可进行数据存取的存储器/存储电路，也就成为各种电子装置/信息装置的必备硬件电路。其中，只读性的只读存储器能以非易失性的方式来储存数据，其应用范围更为广泛。譬如说，在数字讯号处理的电路/芯片中，或是在手机内用来进行讯号编码/调制的通讯芯片中，都会设置只读存储器来储存讯号处理的程序代码(code)或其它必需的参数及向量(vector)。由于只读存储电路的用途广泛，其发展也就成为现代信息厂商的研发重点之一。
如本领域的技术人员所知，存储器中会设有多个分别用来储存一位数据的存储单元，这些存储单元可经由列连线-行连线(也就是字符线-位线)的行列连接而排列为矩阵形式的存储阵列。在各个存储单元中，则可利用电路结构的差异来使各存储单元能分别记录数字「0」或「1」的数据。譬如说，记录数字「1」的存储单元中不设置晶体管，记录数字「0」的存储单元中则可以设置一个金属氧化物半导体晶体管；在现有技术的存储器中，此一晶体管的漏极/源极中有一端连接于行连线，另一端则偏压于低电平的地端电压；栅极则连接于列连线。
为了配合存储单元中的地端偏压配置，现有技术的存储器会设有预充电电路及用来维持电平的维持电路，以便在存取存储单元时对行连线进行预充电，并适当地维持行连线上的电压电平。要在现有技术的存储器中存取一给定行连线上的一个给定存储单元时，现有技术会先以预充电电路对存储阵列的每一个行连线进行预充电，将各个行连线上的电压充电为高电平的电压(譬如说是正偏压电压Vdd)；当行连线电压升高为高电平时，维持电路也会启动而维持行连线上的高电平电压。接下来，就要停止对该给定行连线进行预充电，然后致能该给定存储单元，使该给定存储单元能开始依据其内所记录的数据而影响给定行连线上的电压。若给定存储单元中记录的是数字「1」而未设有晶体管，此给定存储单元就不会改变给定位线上的高电压电平，而是由维持电路将给定位线上的电压维持于高电平。若给定存储单元中记录的是数字「0」而设有一晶体管，此晶体管就会导通而将行连线上的电压放电为地端电压的低电平。根据给定行连线上的电压是高电平或低电平，感测放大器就能判读出该给定存储单元中记录的数字数据内容。从预充电开始进行到感测放大器的电压感测/数据判读，就可完成一个存取周期(accessingcycle，亦可称为reading cycle)。
不过，由上述对现有存储器的描述可知，现有存储器尚有一些技术缺点有待改进。其中之一，是预充电所导致的大量功率消耗。在读取一存储单元而开始一存取周期时，现有存储器都要对所有行连线进行全面性的预充电，这样将会耗费许多功率。另一缺点是，存储单元中的晶体管会和维持电路互相对抗(fighting)，使得存取数据所需的时间会增长。就如上一段所述，对记录有数字「0」的存储单元来说，这些存储单元要以导通的晶体管来使行连线放电至低电平，才能使感测放大器能正确地判断其记录的数值。不过，由于行连线在存取周期开始时已经先被预充电至高电平，存储单元中的晶体管要经由一段时间的导通才能将行连线电压由高电平拉低至低电平。然而，在存储单元开始对行连线放电时，维持电路会因为要维持行连线的高电平而抵抗存储单元的放电；这样一来，存储单元就要花费更多时间才能将行连线的电压拉低至低电平。换句话说，现有存储器需要较长时间才能完成一个存取周期，这也降低了现有存储器的存取效能。
发明内容
因此，本发明提供一种功率消耗低、存取效能高的高效能存储器及相关方法，以克服现有技术的缺点。
如前面讨论的，在存储器中，可用晶体管的有无来规划一存储单元所记录的数据是数字「0」或「1」。在现有存储器中，存储单元中的晶体管偏压于低电平的地端电压；为了在存取存储单元时分辨晶体管的有无，必需先将行连线预充电至高电平，并设置维持电路来适当地维持该高电平。相较之下，本发明存储器是将存储单元中的晶体管偏压于高电平(像是正偏压电压Vdd)；当在存取一行连线上的一个存储单元时，本发明先将该行连线放电至地端电压(其它行连线则不用放电)，然后致能欲存取的存储单元，使该存储单元能依据其所记录的数据(也就是晶体管的有无)来影响行连线上的供电电平(像是电压)。若存储单元中没有设置晶体管，行连线上的电压不会改变；若存储单元中设置有晶体管，这个偏压于高电平的导通晶体管就会将行连线的电压拉高。根据行连线上供电电平的高低，感测放大器就能感测/判读出欲存取存储单元中所记录的数据，完成一个存取周期。
由上述描述可知，本发明是以选择性的行连线放电来克服现有存储器的高耗能预充电程序。在每个存取周期开始时，本发明仅需对欲存取的行连线先进行放电，其它行连线则不需放电，故本发明可减少预先充放电所需消耗的功率。在本发明中，可为每一行连线设置一对应的放电模块，不同行连线的放电模块可独立运作，只有待存取存储单元所在的行连线才需进行放电。在实际实现时，此放电模块可根据行连线地址解码的结果来决定是否要进行放电。要在存储器中存取某一存储单元时，会先解码出该存储单元所在的行连线与列连线。而本发明就可利用行连线的解码结果来操控各行连线上的放电模块，只对欲存取存储单元所在的行连线进行预先放电，以克服现有技术中全面对所有行连线进预充电的高功率消耗。
另一方面，由于本发明存储器在进行存取周期时是先将欲存取行连线放电至地端电压，故在本发明存储器中，不需以维持电路来将行连线的供电电平维持于高电平。一般来说，存储器形成于半导体基底上，而此基底会偏压于地端的低电压，故行连线上的供电电平本来就比较倾向于地端电压。因此，本发明就不用像现有技术一样在预充电后还要以维持电路来将行连线的电压维持于预充电时的电压。另外，在现有存储器中，若欲存取存储单元中设置有晶体管，此晶体管在存取时会将行连线电压拉低为地端电压，其功能会和维持电路的功能互相对抗，反而使存取时间增长。相较之下，本发明就可将此维持电路转化为一个可增加存取效能的辅助模块；若欲存取存储单元中设置有晶体管，此晶体管会将预先放电至地端电压的行连线充电至高电平，而此辅助模块就会和晶体管一起向行连线充电，使行连线上的电压能加速升高至高电平，减少存取时间，增强存取效能。
图1为一传统唯独存储器的电路示意图。
图2为图1中存储器运作时相关讯号的波形时序示意图。
图3为另一传统存储器的电路示意图。
图4为本发明存储器的电路示意图。
图5为图4中存储器运作时相关讯号的波形时序示意图。
图6为本发明另一实施例的电路示意图。
附图符号说明10、20、30、40存储器12、22、32、42主控电路14A、24A、34A、46A列解码器14B、24B、34B、46B行解码器16A-16B、26A-26B、36A-36B终端电路18、28、38、48感测放大器Ld放电模块Le辅助模块Ka-Kb、Ks晶体管D 存储单元Kc反相器Pre、C(1)-C(N)、Dis、CH(1)-CH(p)讯号W(1)-W(M)、WL(1)-WL(M)字符线B(1)-B(K)、BL(1)-BL(K)位线V偏压电压G地端电压tp0-tp4、t0-t4时间点Vt阈值电平Qa判断单元Qn拉引单元Qp驱动单元
Qi控制单元Qs、QsH开关单元具体实施方式
请参考图1；图1为一传统存储器10的结构示意图。存储器10为一只读存储电路，其具有多个存储单元D，各存储单元用来储存一位的数据；藉由各列连线(也就是字符线)W(1)至W(M)、各个行连线(即位线)B(1)至B(K)的连接，各存储单元D就可连接/排列为一矩阵。为了支持此一存储单元矩阵的存取操控，存储电路10中还设有一主控电路12、一行解码器14B、一列解码器14A、终端电路16A-16B与一感测放大器18；此外，各行连线B(1)至B(N)上还分别设有两个p型金属氧化物半导体晶体管Ka、Kb、一反相器Kc以及一个作为开关单元的n型金属氧化物半导体晶体管。存储器10偏压于高电平的偏压电压V(譬如说是正偏压电压Vdd)与低电平的地端电压G之间；其中，主控模块12用来主控存储电路10的运作，像是协调其它电路间的运作，并提供一预充电讯号Pre来控制预充电进行的时机；终端电路16A、16B则可包括有冗余存储单元(dummy cell)、阻抗匹配电路或/及偏压电路等用来支持存储单元矩阵的相关电路。
如图1所示，存储器10中的各存储单元D是以n型金属氧化物半导体晶体管的有无来规划(program)各存储单元所记录的数据；譬如说，不具有晶体管的存储单元用来记录数字「1」，具有晶体管的存储单元则用来记录数字「0」。值得注意的是，在传统存储器10的存储单元中，各个金属氧化物半导体晶体管的漏极/源极分别连接于对应的行连线与低电平的地端电压G之间，栅极则连接于对应列连线以受列解码器的选择控制。在每一行连线B(1)至B(N)上，各行连线上的晶体管Ks作为一开关单元，其栅极则分别受控于行解码器14B的讯号C(1)至C(K)。经由讯号C(1)至C(K)来控制各开关单元的导通与否，就能控制各行连线B(1)至B(K)是否能将其电压传输至感测放大器18。
另一方面，在每一行连线上，晶体管Ka即用来当作一预充电电路，而各行连线上的晶体管Kb与反相器Kc则形成每一条行连线所对应的电压维持电路。配合各存储单元中偏压于低电平地端电压G的晶体管，用来进行预充电的晶体管Ka则在其源偏压于高电平偏压电压V，各晶体管Ka的栅极则都统一受控于讯号Pre；当讯号Pre使各个晶体管Ka致能导通时，各晶体管Ka就能经由其漏极向各自对应的行连线充电。配合晶体管Ka的漏极电压，在各行连线上的反相器Kc则可根据该漏极电压(即晶体管Ka的漏极电压)的反相电压来控制晶体管Kb的运作。当一行连线上的电压(就是该行连线于晶体管Ka的漏极电压，也就是该行连线与存储单元连接处的电压)维持为高电平时，该行连线上的反相器Kc就会以反相的低电平电压来控制其对应的晶体管Kb，使晶体管Kb导通而将该行连线上的电压维持于高电平。只有当行连线上的电压下降至某一程度而触发反相器Kb反相以高电平来控制晶体管Kb时，晶体管Kb才会失能关闭而停止影响行连线上的电压。
关于传统存储器10的运作情形，请参考图2(并一并参考图1)；图2示意的即为存储器10运作时相关讯号的波形时序示意图；图2的横轴为时间，各波形的纵轴代表各波形的供电电平(像是电压)高低。当要存取某一存储单元而开始一存取周期时，预充电讯号Pre(图1)就会先在时间点tp0至tp1间开始以高电平的讯号来使各行连线(即位线)上的预充电晶体管Ka导通，统一对所有位线进行预充电。同时，列解码器14A、行解码器14B会分别解码出欲存取存储单元所连接的行连线与列连线(即字符线)。假设欲存取存储单元所连接的位线在时间点tp0之前为低电平，当预充电晶体管Ka开始预充电后，在欲存取存储单元所连接的位线上，其位线电压(也就是该位线上晶体管Ka的漏极电压)就会开始上升，在时间点tp1时稳定地达到高电平(也就是偏压电压V的电平)。
到了时间点tp1，预充电讯号Pre变为低电平，结束预充电程序。接下来，列解码器14A就会经由欲存取存储单元所连接的字符线而以高电平来致能欲存取存储单元；而在欲存取存储单元所连接的位线上，作为开关单元的晶体管Ks也会经由行解码器14B的对应讯号而受控导通。假设欲存取存储单元中设有晶体管，此晶体管就会在存储单元开始致能后，开始将其所连接的位线放电，使其电压下降。经过一段放电的瞬时，到了时间点tp3，该位线就会被稳定地放电至低电平，然后感测放大器18(图1)就可根据此位线电压来判读欲存取存储单元中所记录的数据。相反地，若欲存取存储单元中没有晶体管，即使该存储单元在时间点tp1后被致能，该存储单元也无法改变该位线上的电压。由于此位线上的电压为高电平，此位线上的反相器Kc会使对应的晶体管Kb导通，由导通的晶体管Kb来维持位线上的高电平电压，实现电压维持电路的功能。
然而，当欲存取存储单元中具有晶体管时，电压维持电路的功能其实会和该存储单元中的晶体管对抗，反而使存取时间增长。如图2所示，若欲存取存储单元中具有晶体管而从时间点tp1开始对其所连接的位线放电，此时，该位线电压还维持于高电平，故晶体管Kb还是导通的，会尝试将其漏极电压维持于高电平，对抗该存储单元的放电。故在时间点tp1一开始，在欲存取存储单元所连接的位线上，其位线电压的下降速度会较慢，这也使得位线电压的瞬时时间变长。等到该存储单元使该位线电压下降至电平Vt后(也就是能触发反相器Kc开始反相的阈值电平)，反相器Kc才会反相以高电平电压来控制晶体管Kb的栅极，以此来将晶体管Kb关闭。由于存储单元中的晶体管会和电压维持电路对抗，使得位线的电压需经过较长的时间才能达到稳态，换句话说，传统存储器10要等较长的时间才能结束一个存取周期，因此，也降低了存取的效能。此外，由图1中的电路结构可知，传统存储器10在进行预充电时，所有位线(行连线)都会被预充电，这也造成了大量的无谓功率消耗。
请参考图3。图3为另一传统存储器20的电路示意图。类似于图1中的存储器10，存储器20亦以字符线W(1)至W(M)、位线B(1)至B(K)连接出矩阵形式的存储单元阵列，各存储单元D中以晶体管的有无来规划各记录的数据，亦具有一主控电路22、一列解码器24A、一行解码器24B、终端电路26A、26B以及感测放大器28。在各位线B(1)至B(K)上，存储器20亦以晶体管Ka来进行预充电，以反相器Kc与晶体管Kb来形成电压维持电路，并以晶体管Ks作为开关单元以控制各行连线是否能将电压传输至感测放大器28。与存储器10不同的是，在存储器20的每个位线上，各个预充电晶体管Ka是根据开关单元Ks是否导通来决定是否要进行预充电。在存取一位线上的一个存储单元时，当该位线上的开关单元导通，其对应的预充电晶体管才会停止预充电，由该存储单元依据其所记录的数据而改变或不改变该位线上的电压。换句话说，图3中的传统存储器20亦是全面性地对所有位线进行预充电。同样地，存储器20中的电压维持电路也会对抗存储单元的放电趋势，使其存取时间较长，不利于存取效能的提升。存储器20的另一缺点是，未被存取的存储单元会持续被致能而持续导通，耗费功率。譬如说，若要存取位线B(1)与字符线W(1)交集的存储单元，当位线B(1)的开关单元导通时，位线B(1)上的预充电晶体管Ka不会导通，但其它位线B(2)至B(K)上的预充电晶体管Ka都会导通，将这些位线的电压维持于高电平。若这些位线与字符线W(1)交集的存储单元中有晶体管，这些偏压于低电平的晶体管就会在高电平与低电平间导通一直流电流，并持续地消耗功率。
为了克服传统只读存储器的上述缺点，本发明存储器采用较佳的偏压结构，并配合选择性行连线放电与各行连线上的辅助模块以减少功率消耗，增进存取效能。请参考图4；图4即为本发明存储器30的电路示意图。存储器30可为一只读存储器，偏压于高电平的偏压电压V(譬如说是正偏压电压Vdd)与低电平地端电压G之间。存储器30中具有多个存储单元D，每一存储单元用来记录一笔数据(譬如说是一位的数字数据)。经由各行连线(可为位线)BL(1)至BL(K)以及各列连线(可为字符线)WL(1)至WL(M)的连接，各存储单元D可连接排列为矩阵形式的存储阵列。各存储单元D可用n型金属氧化物半导体晶体管的有无来规划其所记录的数据内容。譬如说，没有晶体管的存储单元可用来记录内容为数字「1」的数据，具有晶体管的存储单元则可用来记录数字「0」的数据。为了实现本发明的技术，本发明使存储单元中的晶体管偏压于高电平的偏压电压V；如图4所示，在存储单元D中的晶体管，其栅极连接于对应的字符线(列连线)，其漏极/源极则一端连接于对应的位线(行连线)，一端偏压于偏压电压V。
除了存储阵列之外，存储器30中亦设有一主控电路32、一列解码器34A、一行解码器34B、终端电路36A、36B及感测放大器38。为了实现本发明的技术，各行连线上还设有一对应的辅助模块Le、一放电模块Ld及一开关单元Qs。其中，主控电路32用来主控存储器30的运作，协调其它各电路间的运作时序；譬如说，主控电路32可提供一放电讯号Dis来控制各行连线的运作。终端电路36A、36B则可包括有冗余存储单元(dummy cell)、阻抗匹配电路或/及偏压电路等用来支持存储单元矩阵的相关电路。当要存取某一给定地址的存储单元时，列解码器34A、行解码器34B可分别解码出该存储单元所在的列连线(字符线)与行连线(位线)。解码之后，列解码器34A可经由该存储单元所在的字符线致能该存储单元，使该存储单元可根据其所记录的数据来改变或不改变其对应位线上的供电电平(像是电压)。其中，行连线(位线)上的供电电平(电压)，是指各行连线与存储单元相连处的供电电平；如图4所示，第k条行连线(位线)的供电电平，也就是节点N(k)的供电电平。另一方面，在行解码器34B解码之后，则能以行选择讯号C(1)至C(K)来分别控制各行连线BL(1)至BL(K)上的开关单元Qs。在各行连线BL(1)至BL(K)上，各行连线上的开关单元Qs可用一n型金属氧化物半导体晶体管实现，其漏极/源极连接于行连线与感测放大器38之间，栅极则受控于对应的行选择讯号，以控制各行连线是否能将其供电电平传输至感测放大器38。譬如说，在存取某一特定地址的存储单元时，若该存储单元连接于第k条行连线上，行解码器34B就能经由行选择讯号C(k)来使行连线BL(k)上的开关单元Qs导通(其它行连线上的开关单元Qs则不导通)，使行连线BL(k)上的供电电平可经由导通的开关单元Qs而传输至感测放大器38。感测放大器38则用来感测位线上的供电电平大小，并据此判读出欲存取存储单元所记录的数据内容。
在各行连线BL(1)至BL(K)上，各行连线上的辅助模块Le可设有一控制单元Qi(可用一反相器来实现)以及一驱动单元Qp(可用一p型金属氧化物半导体晶体管来实现)。以第k条行连线上的辅助模块Le为例来说明，该辅助模块中的控制单元Qi根据行连线BL(k)上的供电电平(即节点N(k)的电压)来控制驱动单元Qp的致能与否。当行连线BL(k)的供电电平范围高于控制单元Qi的阈值电平而被控制单元Qi判断为一高电平逻辑「1」时，以反相器实现的控制单元Qi就会以反相的低电平逻辑「0」来使驱动单元Qp致能。驱动单元Qp致能之后会导通而驱动拉高行连线BL(k)的供电电平，使其达到偏压电压V的电平。相反地，若行连线BL(k)的供电电平范围低于控制单元Qi的阈值电平而被控制单元Qi判断为一逻辑「0」时，控制单元Qi就会以反相的逻辑「1」来使驱动单元Qp失能并停止导通，驱动单元Qp也就会停止影响行连线BL(k)的供电电平。
另一方面，各行连线上的放电模块Ld则可设有一拉引单元Qn(可用一n型金属氧化物半导体晶体管来实现)及一判断单元Qa(可用一与门来实现)。以第k条行连线BL(k)上的放电模块Ld为例，此放电模块Ld中的判断单元Qa可综合根据行选择讯号C(k)及放电讯号Dis来判断是否要致能拉引单元Qn。在图4的实施例中，当行选择讯号C(k)及放电讯号Dis皆为逻辑「1」时，用与门实现的判断单元Qa就会以高电平的逻辑「1」来使拉引单元Qn致能，而导通致能的拉引单元Qn就可将行连线BL(k)的供电电平拉低/维持于低电平的地端电压。相对地，只要行选择讯号C(k)与放电讯号Dis之中有一为逻辑「0」，判断单元Qa都不会使拉引单元Qn致能，而拉引单元Qn就不会改变/影响行连线BL(k)上的供电电平了。
本发明存储器30运作的情形可描述如下。当要存取行连线BL(k)上的一个给定存储单元D时，行解码器34B会以高电平逻辑「1」的行选择讯号C(k)来使行连线BL(k)上的开关单元Qs导通(其它行连线的行选择讯号则为逻辑「0」)，而主控电路32也会先发出逻辑「1」的放电讯号Dis。综合逻辑「1」的放电讯号Dis与行选择讯号C(k)，行连线BL(k)上的放电模块Ld就会开始运作，将行连线BL(k)上的供电电平(也就是节点N(k)的电压)拉低/维持于地端电压G的电平。在此同时，在其它行连线上的放电模块则会因其对应的行选择讯号为逻辑「0」而未运作。这样，也就实现了本发明的选择性行连线放电机制，仅对欲存取存储单元所在的行连线放电，其它行连线则不需进行放电，以此来节省传统存储器因全面对所有行连线进行预充电所导致的高耗能。
接下来，在进行完放电之后，主控电路32可使放电讯号Dis转为低电平的逻辑「0」，使所有行连线上的放电模块Ld都停止运作。而列解码器就能经由欲存取存储单元所连接的行连线(字符线)来致能该欲存取存储单元，使该欲存取存储单元能根据其记录的数据内容(也就是晶体管的有无)来影响对应行连线BL(k)的供电电平。若该存储单元中设有晶体管，此一晶体管就会在致能后导通，对行连线BL(k)充电。当存储单元中的晶体管将行连线BL(k)的电压电平充电至某一阈值电平(事实上就是控制单元Qi的阈值电平)以上，行连线BL(k)上的辅助模块Le就会开始启动，其内的控制单元Qi会使驱动单元Qp开始导通，与存储单元中的晶体管一起将行连线BL(k)的供电电平拉高至偏压电压V的高电平。由于辅助单元的增强驱动辅助，行连线BL(k)的电平会更快地达到稳态的高电平。另一方面，若存储单元中没有晶体管，行连线BL(k)的供电电平会维持于地端电压的低电平。在行连线BL(k)的电压达到稳态后，感测放大器38就能依据行连线BL(k)的供电电平来判读欲存取单元内所记录的数据内容。
由上述讨论可知，由于本发明存储器30改变了偏压组态，就可将传统存储器中的维持电路转化为本发明存储器中的辅助模块。在传统存储器中，当欲存取存储单元中有晶体管时，传统存储器中的维持电路会抵抗存储单元晶体管的充放电趋势，反使存取讯换中的瞬时时间时间增加，降低了存取效能。相较之下，在本发明存储器中，当欲存取存储单元具有晶体管时，辅助模块会增强此晶体管的充放电趋势，这样就能有效缩短存取周期中的瞬时时间，增进存取效能。
为进一步说明本发明存储器的运作情形，请参考图5(并一并参考图4)；图5为本发明存储器30运作时相关讯号的波形时序示意图，图5的横轴为时间，各波形的纵轴为供电电平的高低。在图5中，假设欲存取的存储单元为列连线WL(m)及行连线BL(k)交集的存储单元。当存取周期开始时，主控电路32(图4)可先发出逻辑「1」的放电讯号Dis，配合行连线BL(k)上用来使开关电路Qs导通的逻辑「1」行选择讯号C(k)，行连线BL(k)上的放电模块Ld就会从时间点t0开始对行连线BL(k)放电，进行一放电程序。假设在时间点t0之前，行连线BL(k)上为高电平，故在时间点t0之后，放电模块Ld就会将行连线BL(k)上的电压放电至低电平的地端电压G。到了时间点t1，行连线BL(k)的供电电平已经达到稳态，主控电路32停止发出逻辑「1」的放电讯号Dis，使行连线BL(k)上的放电模块Ld都停止作用。到了时间点t1，列解码器34A(图4)就可在列连线WL(m)上用高电平逻辑「1」来致能欲存取存储单元。假设欲存取存储单元中有晶体管，此一晶体管就会在时间点t1后开始致能导通，将行连线BL(k)的供电电平往上充；到了时间点t2，行连线BL(k)上的电压超过控制单元Qi的反相阈值电平Vt，行连线BL(k)上的辅助模块Le就会开启动运作，协助存储单元中的晶体管一起对行连线BL(k)充电，使行连线BL(k)上的供电电平能更快速地达到高电平。行连线BL(k)上的供电电平达到稳态后，感测放大器38就能根据行连线BL(k)的供电电平高低来判断欲存取存储单元中的数据内容，并结束此一存取周期。
综合以上讨论可知，本发明可用选择性的行放电机制来克服现有技术中高耗能的全面性预充电，并能将传统存储器中会对抗存储单元的维持电路转化为可增强存储单元的辅助模块，使本发明存储器的耗能更低，存取效能也更佳。另外，如先前讨论过的，在图3的传统存储器中，即使某一行连线上没有欲存取的存储单元，但该行连线上的存储单元还是有可能因全面性的预充电而持续导通直流电流，并消耗能量。相较于图3中的传统存储器，本发明存储器则因为是选择性的行连线放电，若某一行连线上没有欲存取的存储单元，就不会有存储单元在此行连线上持续导通直流电流，避免了无谓的功率消耗。
在图5的例子中，行连线BL(k)在存取周期开始时其初始供电电平为高电平，故其对应的放电模块会实际地运作而进行放电。不过，行连线BL(k)在存取周期开始时的初始供电电平其实是取决于该行连线前一个被存取的存储单元。若行连线BL(k)上前一个被存取的存储单元中是不具有晶体管的存储单元，行连线BL(k)的电平会维持于低电平。等下一次又要存取行连线BL(k)上的存储单元时，行连线BL(k)的初始供电电平就会是低电平；在此情形下，即使行连线BL(k)上的放电模块Ld会被致能，此放电模块Ld也不需要实际消耗功率来进行放电，因为行连线BL(k)的供电电平本来就已经是低电平了。
另外，本发明存储器30可用p型金属氧化物半导体晶体管来作为辅助模块Le中的驱动单元Qp，当辅助模块Le中的驱动单元Qp配合存储单元中的n型金属氧化物半导体晶体管一起向对应行连线充电时，即使n型金属氧化物半导体晶体管可能因运作上的限制而无法将行连线完全充电至偏压电压V，p型金属氧化物半导体晶体管还是能将对应行连线的供电电平完全充电至偏压电压V的高电平。这也是本发明辅助模块的额外功能之一。
在某些存储器结构中，是以分层式(hierarchical)机制来解码寻址欲存取存储单元所在的行连线，而本发明亦可应用于此种结构的存储器。请参考图6；图6为本发明存储器另一实施例4 0的电路示意图。类似于图4中的存储器30，存储器40中亦设有各行连线BL、各列连线WL以将各存储单元D连接排列为存储阵列。同样地，存储器40中亦设有列解码器46A、行解码器46B及相关的终端电路，各行连线上亦设有对应的放电模块Ld及辅助模块Le。较为不同的是，每条行连线上除了有对应的开关单元Qs，每K条行连线还共享同一个由n型金属氧化物半导体晶体管实现的开关单元QsH，以构成两层式的分层式行选择机制。等效来说，也就是将每K条行连线视为一组行连线；第1至第K条行连线为第0组中的K条行连线，第K+1至2*K条行连线则为第1组中的K条行连线，以此类推；第p组中的第k条行连线就是所有行连线中的第(p*K+k)条行连线。对应分层式的开关单元配置，行解码器46B则是以行选择讯号C(1)至C(K)来分别控制同一组中的K条行连线，并以行选择讯号CH(1)至CH(p)等等来分别控制/选择不同组的行连线。等效来说，此行解码器其实是在进行行预解码；在寻址某一特定行连线时，此行解码器可解码出该行连线是属于第几组行中的第几条行连线。譬如说，要存取某一地址的存储单元时，若行解码器46B解码出该存储单元属于第p组行连线中的第k条行连线，行解码器46B就可发出逻辑「1」的讯号CH(p)及C(k)，使这条行连线上的供电电平可以经由导通的开关单元Qs、QsH而传输至感测放大器48。
为配合分层式结构的行解码机制，本发明中用来实现选择性行连线放电的放电模块Ld也可对应地修改其设计。以图6中第p组第k条行连线为例(也就是所有行连线中的第(p*K+k)条行连线)，在此行连线上的放电模块Ld中，判断模块Qa可由一三输入与门来实现，以综合讯号Dis、CH(p)及C(k)来判断是否要使对应的拉引单元Qn致能。这样一来，就可以在分层式结构的存储器中实现本发明选择性行连线放电的技术。
总的来说，相较于现有/传统的存储器，本发明所提出的存储器采用了选择性行连线放电的机制来克服传统存储器的高耗能全面性预充电，并以改进的偏压结构来将传统存储器中的电压维持电路转化为本发明存储器中的辅助模块，不仅能克服存储单元与维持电路间因对抗而拉长的存取时间，还能积极地缩短存取时间，故本发明存储器能有效增进存取效能。在本发明存储器中，各判断单元、拉引单元、驱动单元、控制单元及开关单元可用各种不同电路来实现。譬如说，在图4的实施例中，开关单元Qs是以n型金属氧化物半导体晶体管来实现，但本发明开关单元也能用传输栅(transmission gate)来实现。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种存储器电路，包含有至少一存储单元，以矩阵的形式排列，其中每个存储器单元可对应一行连线以及一列连线；至少一放电模块，连结至对应的该行连线上，用以放电欲存取该存储单元所在的该行连线；至少一辅助模块，连接至该放电模块；以及一感测放大器，连结至该辅助模块，用以根据该行连线的供电电平，存取出该存储单元；其中该存储器电路可根据一放电讯号以及一行选择讯号用以选择放电欲存取该存储单元所在对应的该行连线；其中当欲存取的该存储单元被致能时，该存储单元所在的该行连线的供电电平改变，其中当该行连线的供电电平超过一阈值电平时，该辅助模块使得该行连线的供电电平更增加。
2.如权利要求1的存储器电路，其中该存储器电路还包含有一主控电路，用以发出该放电讯号；一行解码器，连结至该主控电路，用以解码出欲存取该存储单元所在的该行连线上，并致能对应的该行连线选择讯号；以及一列解码器，连结至该主控模块，解码欲存取该存储单元所在的列连线，并经由欲存取该存储单元所在的该行连线，致能该存储单元。
3.如权利要求2的存储器电路，其中该存储单元可设置有或不设置有一晶体管，其中当该存储单元有该晶体管时，记录一位的数据，当该存储单元没有该晶体管时，不记录任何数据；其中当该存储单元为该晶体管且该存储单元被致能时，则该晶体管对该行连线充电，使得该行连线的供电电平改变。
4.如权利要求1的存储器电路，其中该放电模块包含有一拉引单元以及一判断单元；其中该判断单元根据该放电讯号以及该行连线选择讯号的电平，判断是否利用该拉引单元放电该行连线。
5.如权利要求1的存储器电路，其中每个该行连线包含有一开关，连接于该辅助模块以及该感测放大器间，接收该行连线选择讯号，用以控制该行连线是否连结至该感测放大器，其中当该行连线选择讯号被致能时，使得对应的该行连线连接至该感测放大器。
6.如权利要求1的存储器电路，其中该辅助模块包含有一控制单元，以及一驱动单元，其中当该行连线的供电电平超过该阈值电平时，若该存储单元有一晶体管，则该控制单元使得该驱动单元导通，用以更增加该行连线的供电电平，若该存储单元没有该晶体管，则使得该行连线的供电电平维持于接地端供电电平。
7.一种选择性放电存储器电路，包含有多个存储单元排列成矩阵的形式，其中每一个该存储单元可对应一行连线以及一列连线；以及多个放电模块，连接至对应的该行连线上，接收一放电讯号以及一行选择讯号用以对该行连线进行放电；其中利用该放电讯号以及该行选择讯号用以选择放电欲存取该存储单元所在的该行连线。
8.如权利要求7的选择性放电存储器电路，其中该存储器电路还包含有一主控电路，用以发出该放电讯号；一行解码器，连结至该主控单元，用以解码出欲存取该存储单元所在的该行连线，并致能对应的该行选择讯号；以及一列解码器，连接至该主控电路，用以解码欲存取该存储单元所在的列连线。
9.如权利要求7的选择性放电存储器电路，其中该放电模块包含有一拉引单元以及一判断单元；其中该判断单元根据该放电讯号以及该行连线选择讯号的电平，判断是否利用该拉引单元放电该行连线，其中当该放电讯号以及该行连线选择讯号皆致能时，则放电该行连线。
10.如权利要求7的选择性放电存储器电路，其中该存储电路还包含有一辅助模块，连接至该放电模块，用以加速该行连线的供电电平的上升；一开关，连接至该辅助模块；以及一感测放大器，连接至该开关，利用连接的该感测放大器的该行连线的供电电平读取出该存储单元的数据；其中该开关接受该行选择讯号使得欲存取该存储单元所在的该行连线可连接至该感测放大器。
11.一存储器选择性放电的方法，其中该存储器包含有多个存储单元以矩阵形式排列，其中每一个该存储单元都有对应的一行连线与一列连线，其中该方法包含有致能一放电讯号；以及解码一欲存取该存储单元的行连线，并致能对应该行连线的一行连线选择讯号；其中当该放电讯号以及对应该行连线选择讯号皆致能时，放电该行连线。
12.一存储器存取的方法，其中该存储器包含有多个存储单元排列成矩阵形式，其中每一个该存储单元都有对应的一行连线与一列连线，该方法包含有解码欲存取该存储单元所在的行连线并放电该行连线；解码欲存取该存储单元所在的列连线并经由该行连线致能该存储单元，使得该存储单元所在的该行连线的供电电平改变；以及根据该行连线的供电电平，存取该存储单元；其中当该行连线的供电电平超过一控制单元的阈值电平时，导通一驱动单元使得该行连线的供电电平更增加。
13.如权利要求12的存储器存取方法，其中根据解码的结果致能对应的一行连线选择讯号，根据该行连线选择讯号以及一放电讯号的电平，用以放电或停止放电该行连线。
14.如权利要求12的存储器存取方法，其中当该行连线的供电电平低于该控制单元的阈值电平时，停止导通该驱动单元，使得该行连线的供电电平不改变。
全文摘要
本发明提供一种存储器及相关方法。在本发明存储器的存储单元阵列中，每一行连线上设有一放电模块及一辅助模块。要存取一行连线上的一存储单元时，放电模块会先使该行连线的电平维持于一低电平，而该存储单元就可根据其数据内容来影响该行连线的电平若数据为一第一数值，则该存储单元会拉高该行连线的电平；反之，则该存储单元不会改变该行连线的电平。当该行连线上的存储单元开始拉高该行连线的电平时，该行连线上的辅助模块亦会启动以加速电平升高，增进存取效能。各行连线上独立运作的放电模块则可避免一般存储器预充电的功率消耗。
文档编号G11C16/06GK1851825SQ200610081730
公开日2006年10月25日 申请日期2006年5月10日 优先权日2006年5月10日
发明者郑基廷 申请人:威盛电子股份有限公司