移位寄存器单元、显示面板和显示装置的制作方法

1.本公开属于显示技术领域，更具体地涉及一种移位寄存器单元、显示面板和显示装置。


背景技术：

2.本部分旨在为权利要求书中陈述的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
3.goa(gate drive on array，阵列基板上栅极驱动器)技术，是一种将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本的技术。
4.为了缩短显示面板的边框，可以使得多个goa单元共用上拉节点。发明人研究发现，这种情况下共用同一个上拉节点的驱动输出晶体管中最后一级驱动输出晶体管的栅极电压存在下降过大的风险，这使得最后一级驱动输出晶体管输出的时钟信号的下降沿过于平缓，影响显示效果。


技术实现要素：

5.本公开的实施例提供一种移位寄存器单元、显示基板和显示装置。
6.本公开的第一方面提供移位寄存器单元，包括：
7.输入电路，用于根据从级联信号输入端接收的级联信号对上拉节点进行充电；
8.第一下拉控制电路，用于根据从第一电源端接收的第一电源电压信号控制第一下拉节点的电位；
9.第一下拉电路，用于在所述上拉节点的电位的控制下，根据从第一稳压端接收的第一电平信号下拉所述第一下拉节点的电位；
10.输出电路，包括级联输出晶体管和至少两个驱动输出晶体管，所述级联输出晶体管用于在所述上拉节点的电位的控制下，将其接收的时钟信号作为级联信号从级联信号输出端输出，所述至少两个驱动输出晶体管分别用于在所述上拉节点的电位的控制下，将各自所接收的时钟信号作为驱动信号从驱动信号输出端输出；
11.第一稳压电路，用于在所述输出电路输出的级联信号的控制下对所述上拉节点持续充电，以使所述上拉节点的电位维持为有效电位。
12.在一些实施例中，所述第一稳压电路包括补偿晶体管，所述补偿晶体管的控制极连接所述级联信号输出端，其第一极连接第二电源端以接收第二电源电压信号，其第二极连接所述上拉节点。
13.在一些实施例中，所述输入电路包括两个第一晶体管，所述两个第一晶体管的控制极均连接所述级联信号输入端，并且，所述两个第一晶体管的第一极和第二极串联连接在所述级联信号输入端与所述上拉节点之间。
14.在一些实施例中，所述移位寄存器单元还包括第二稳压电路，用于在所述上拉节点的控制下对所述两个第一晶体管短接的第一极或第二极充电，以使所述上拉节点的电位
维持为有效电位。
15.在一些实施例中，所述第二稳压电路包括第二十晶体管，其控制极连接所述上拉节点，其第一极连接第二电源端，其第二极连接所述两个第一晶体管相短接的第一极或第二极。
16.在一些实施例中，所述移位寄存器单元还包括第一复位电路，所述第一复位电路包括两个第五晶体管，所述两个第五晶体管的控制极均连接第一复位信号输入端，并且，所述两个第五晶体管的第一极和第二极串联连接在第一稳压端与所述上拉节点之间。
17.在一些实施例中，所述移位寄存器单元还包括第二稳压电路，用于在所述上拉节点的控制下对所述两个第五晶体管短接的第一极或第二极充电，以使所述上拉节点的电位维持为有效电位。
18.在一些实施例中，所述第二稳压电路包括第二十晶体管，其控制极连接所述上拉节点，其第一极连接第二电源端，其第二极连接所述两个第五晶体管相短接的第一极或第二极。
19.在一些实施例中，所述移位寄存器单元还包括第二复位电路，所述第二复位电路包括两个第六晶体管，所述两个第六晶体管的控制极均连接第二复位信号输入端，并且，所述两个第六晶体管的第一极和第二极串联连接在第一稳压端与所述上拉节点之间。
20.在一些实施例中，所述移位寄存器单元还包括第二稳压电路，用于在所述上拉节点的控制下对所述两个第五晶体管短接的第一极或第二极充电，以使所述上拉节点的电位维持为有效电位。
21.在一些实施例中，所述第二稳压电路包括第二十晶体管，其控制极连接所述上拉节点，其第一极连接第二电源端，其第二极连接所述两个第六晶体管相短接的第一极或第二极。
22.在一些实施例中，其特征在于，还包括第一辅助控制电路，所述第一辅助控制电路包括两个第四晶体管，所述两个第四晶体管的控制极均连接所述第一下拉节点，并且，所述两个第四晶体管的第一极和第二极串联连接在第一稳压端与所述上拉节点之间。
23.在一些实施例中，其特征在于，所述移位寄存器单元还包括第二稳压电路，用于在所述上拉节点的控制下对所述两个第四晶体管短接的第一极或第二极充电，以使所述上拉节点的电位维持为有效电位。
24.在一些实施例中，所述第二稳压电路包括第二十晶体管，其控制极连接所述上拉节点，其第一极连接第二电源端，其第二极连接所述两个第四晶体管相短接的第一极或第二极。
25.在一些实施例中，还包括第二辅助控制电路、第二下拉电路和第二下拉控制电路；
26.所述第二下拉控制电路，用于根据从第三电源端接收的第三电源电压信号控制第二下拉节点的电位；
27.所述第二下拉电路，用于在所述上拉节点的电位的控制下，根据从第一稳压端接收的第一电平信号下拉所述第二下拉节点的电位；
28.所述第二辅助控制电路包括两个第十五晶体管，所述两个第十五晶体管的控制极均连接第二下拉节点，并且，所述两个第十五晶体管的第一极和第二极串联连接在第一稳压端与所述上拉节点之间。
29.在一些实施例中，所述移位寄存器单元还包括第二稳压电路，用于在所述上拉节点的控制下对所述两个第十五晶体管短接的第一极或第二极充电，以使所述上拉节点的电位维持为有效电位。
30.在一些实施例中，所述第二稳压电路包括第二十晶体管，其控制极连接所述上拉节点，其第一极连接第二电源端，其第二极连接所述两个第十五晶体管相短接的第一极或第二极。
31.本公开第二方面提供一种显示面板，包括级联的移位寄存器单元，所述移位寄存器单元为第一方面的移位寄存器单元。
32.本公开第三方面提供一种显示装置，包括本公开第二方面的显示面板。
附图说明
33.图1是本公开实施例的移位寄存器单元的电路图。
34.图2是本公开另一实施例的移位寄存器单元的电路图。
35.图3是本公开实另一施例的移位寄存器单元的电路图。
36.图4是图1所示移位寄存器单元的驱动时序图。
37.图5a是本公开一实施例的移位寄存器单元的信号实测波形图。
38.图5b是一个对比例的移位寄存器单元的信号测试波形图。
39.图6是本公开实另一施例的移位寄存器单元的电路图。
40.其中，1、输入电路；2、第一下拉控制电路；2’第二下拉控制电路；3、第一下拉电路；3’、第二下拉电路；4、输出电路；5、第一稳压电路；6、第一复位电路；7、第二复位电路；8、第一辅助下拉电路；8’、第二辅助下拉电路；9、第一辅助控制电路；9’、第二辅助控制电路；10、第一输出下拉电路；10’、第二输出下拉电路；11、第二稳压电路；m1、m1b、第一晶体管；m5、m5b、第二晶体管；m6、第三晶体管；m8、m8b、第四晶体管；m2、m2b、第五晶体管；m15、m15b、第六晶体管；m17、第七晶体管；m12、第八晶体管；m3_1-m3_3、驱动输出晶体管；m11、级联输出晶体管；c1-c3、自举电容；m13_1a、第九晶体管；m13_1b、第十晶体管；m13_1c、第十一晶体管；m5’、第十二晶体管；m6’、第十三晶体管；m7’第十四晶体管；m8’、m8b’、第十五晶体管；m12’、第十六晶体管；m13a’、第十七晶体管；m13b’、第十八晶体管；m13c’、第十九晶体管；m4、第二十晶体管；c4、稳压电容；m14、补偿晶体管。
具体实施方式
41.下面结合附图所示的实施例对本公开作进一步说明。
42.本公开的实施例提供一种移位寄存器单元。这些移位寄存器单元可以应用在显示基板的阵列上栅极驱动器电路(goa)中。移位寄存器单元至少包括以下电路。
43.输入电路1，用于根据级联信号对上拉节点pu进行充电。
44.具体地，参考图1，输入电路1包括第一晶体管m1，其控制极和第一极均从级联信号输入端input接收级联信号，其第二极连接上拉节点pu。对于第一级移位寄存器单元而言，级联信号也称为启动信号(附图中用stv表示)。
45.第一下拉控制电路2，用于根据第一电源电压信号控制第一下拉节点pd的电位。
46.具体地，参考图1，第一下拉控制电路2包括第二晶体管m5，其控制极和第一极均连
接第一电源端vdda以接收第一电源电压信号，其第二极连接第一下拉节点pd。
47.第一下拉电路3，用于在上拉节点pu的电位的控制下，根据第一电平信号下拉第一下拉节点pd的电位。
48.具体地，参考图1，第一下拉电路3包括第三晶体管m6，其控制极连接上拉节点pu，其第一极连接第一下拉节点pd，其第二极连接第一稳压端lvgl以接收第一电平信号。
49.输出电路4，包括级联输出晶体管m11和至少两个驱动输出晶体管m3_1、m3_2和m3_3，级联输出晶体管m11用于在上拉节点pu的电位的控制下，将其接收的时钟信号(为便于区别，下文称为第一时钟信号)传递至下一级移位寄存器单元的输入电路1(如果没有下一级移位寄存器单元，则级联输出晶体管m11的输出端是浮接的)，该至少两个驱动输出晶体管m3_1、m3_2和m3_3可以分别连接显示面板中的一条栅线，用于在上拉节点pu的电位的控制下，分别将一个时钟信号(为便于区别，下文称为第二时钟信号)传递至该至少两个驱动输出晶体管m3_1、m3_2和m3_3各自所连接的栅线(对于最后一级移位寄存器单元，驱动输出晶体管的输出端可以是浮接的)。
50.具体地，级联输出晶体管m11将其从时钟信号端clk_c接收的第一时钟信号传递至下一级移位寄存器单元的级联信号输入端input(或者是浮接输出的)。
51.图1至图3所示的实施例中，三个驱动输出晶体管m3_1、m3_2和m3_3分别连接三条栅线。也就是将传统的三个移位寄存器单元集成在一个移位寄存器单元中。当然，单个移位寄存器单元中驱动输出晶体管的数量也可以是两个、四个或者更多个。
52.该任一个移位寄存器单元还包括第一稳压电路5，第一稳压电路5用于在级联输出晶体管m11输出的第一时钟信号的有效电平时段内将一个有效的电源电压传递至上拉节点pu。
53.结合图1和图4，假设图1示出的是级联的多个移位寄存器单元中的第一个移位寄存器单元。图4中的信号端clk_1、clk_2、clk_3和clk_c1对应的是第一级移位寄存器单元的时钟信号输入端。图4中的信号端clk_4、clk_5、clk_6和clk_c2对应的是第二级移位寄存器单元的时钟信号输入端，以此类推。级联的四个移位寄存器单元构成一个循环，需要由第二复位信号端t_reset为这四个移位寄存器单元同时进行复位。
54.参考图1，当时钟信号端clk_c和时钟信号端clk_3接收到的时钟信号的波形以及相位是相同的，在这两个时钟信号端clk_c、clk_3输出高电平的时段内，第一稳压电路5根据第二电源端vdd提供的高电平直接对上拉节点pu进行充电，使得上拉节点pu的电平稳定地接近或者等于第二电源端vdd的电平。从而使得在时钟信号clk_3的下降沿所处时段，上拉节点pu的电平是较高的高电平，驱动输出晶体管m3_3的控制极电压足够高，电容c3快速放电，时钟信号输出端out_3输出的时钟信号的下降沿陡峭。
55.图5b对应的对比例相对于图5a对应的实施例区别仅在于图5b对应的对比例缺少了第一稳压电路5。从发明人的实测数据可以看出，增加了第一稳压电路5之后，移位寄存器单元中最后一级驱动输出晶体管m3_3输出的时钟信号的下降沿陡峭，有利于提升显示效果。
56.在一些实施例中，第一稳压电路5包括补偿晶体管m14，其控制极接收其所在移位寄存器单元中级联输出晶体管所输出的第一时钟信号，其第一极连接第二电源端vdd，其第二极连接其所在移位寄存器单元的上拉节点pu。
57.控制极通常也称为栅极。对于晶体管而言，其源极和漏极是对等的，区别仅在于二者接收到的电压电平的高低。故本公开中对源极和漏极不做区分，仅用第一极和第二极表示晶体管中除了栅极以外的两个电极。
58.当然，为了实现第一稳压电路5的电路功能，本领域技术人员还可以设计出其他的电路形式。例如可以在图1中补偿晶体管m14与上拉节点pu之间增加一个防倒灌的二极管。
59.参考图1，输出电路4还包括与该至少两个驱动输出晶体管m3_1、m3_2和m3_3一一对应连接的至少两个自举电容c1、c2和c3。该至少两个自举电容c1、c2和c3中的任一项的第一端连接对应驱动输出晶体管m3_1、m3_2和m3_3的控制极，第二端连接上拉节点pu。该至少两个驱动输出晶体管m3_1、m3_2和m3_3的控制极均连接上拉节点pu，该至少两个驱动输出晶体管m3_1、m3_2和m3_3的第一极分别连接一个时钟信号输入端clk_1、clk_2和clk_3，以接收对应的第二时钟信号，该至少两个驱动输出晶体管m3_1、m3_2和m3_3的第二极分别连接一个时钟信号输出端out_1、out_2和out_3，从而分别向三条栅线输出栅极控制信号。级联输出晶体管m11的控制极连接上拉节点pu，第一极连接时钟信号输入端out_c以接收第一时钟信号，第二极连接时钟信号输出端out_c以向下一级移位寄存器单元的输入电路1提供级联信号，并且级联输出晶体管m11的第二极还连接补偿晶体管m14的控制极。
60.在一些实施例中，参考图1，任一个移位寄存器单元还包括：第一辅助控制电路9，用于在第一下拉节点pd的电位的控制下，根据第一电平信号下拉上拉节点pu的电位。
61.具体地，参考图1，第一辅助控制电路9包括第四晶体管m8，其控制极与第一下拉节点pd连接，其第一极与上拉节点pu连接，其第二极连接第一稳压端lvgl以接收第一电平信号。
62.在一些实施例中，参考图1，任一个移位寄存器单元还包括第一复位电路6，用于在第一复位控制信号的控制下根据第一电平信号控制上拉节点pu的电位。
63.具体地，参考图1，第一复位电路6包括第五晶体管m2，其控制极连接第一复位信号端reset以接收第一复位控制信号，其第一极连接上拉节点pu，其第二极连接第一稳压端lvgl以接收第一电平信号。
64.在一些实施例中，参考图1，任一个移位寄存器单元还包括第二复位电路7，用于在第二复位控制信号的控制下根据第一电平信号控制上拉节点pu的电位。
65.具体地，参考图1，第二复位电路7包括第六晶体管m15，其控制极连接第二复位信号端t_reset以接收第二复位控制信号，其第一极连接上拉节点pu，其第二极连接第一稳压端lvgl以接收第一电平信号。
66.在一些实施例中，任一个移位寄存器单元还包括第一辅助下拉电路8，用于根据级联信号将第一下拉节点pd设置为第一电平信号。
67.具体地，参考图1，第一辅助下拉电路8包括第七晶体管m17，其控制极连接级联信号输入端input以接收级联信号，其第一极连接下拉节点pd，其第二极连接第一稳压端lvgl以接收第一电平信号。
68.在一些实施例中，任一个移位寄存器单元还包括第一辅助下拉电路10，用于在下拉节点pd的电平的控制下将时钟信号输出端out_c、out_1、out_2和out_3拉低。
69.具体地，参考图1，第一辅助下拉电路10包括第八晶体管m12、第九晶体管m13_1a、第十晶体管m13_1b和第十一晶体管m13_1c。
70.第八晶体管m12的控制极连接第一下拉节点pd，其第一极连接时钟输出端out_c，其第二极连接第一稳压端lvgl以接收第一电平信号。第九晶体管m13_1a、第十晶体管m13_1b和第十一晶体管m13_1c的控制极均连接第一下拉节点pd，各自的第一极分别连接一个时钟信号输出端out_1、out_2和out_3，各自的第二极均连接第二稳压端vgl以接收第二电平信号。
71.对于有n型晶体管构成的移位寄存器单元而言，第一电平信号以及第二电平信号均是低电平信号，例如小于或等于0v。第一电源电压信号、第二电源电压信号和第三电源电压信号均是高电平信号。
72.图2所示的移位寄存器单元相对于图1所示的移位寄存器单元增加了第二下拉控制电路2’、第二下拉电路3’、第二辅助下拉电路8’、第二辅助控制电路9’和第二输出下拉电路10’。
73.第二下拉控制电路2’包括：第十二晶体管m5’，其控制极和第一极均连接第三电源端vddb，其第二极连接第二下拉节点pd’。
74.第二下拉电路3’包括：第十三晶体管m6’，其控制极连接上拉节点pu，其第一极连接第二下拉节点pd’，其第二极连接第一稳压端lvgl以接收第一电平信号。
75.第二辅助下拉电路8’包括：第十四晶体管m7’，其控制极连接级联信号输入端input以接收级联信号，其第一极连接第二下拉节点pd，其第二极连接第一稳压端lvgl以接收第一电平信号。
76.第二辅助控制电路9’包括：第十五晶体管m8’，其控制极连接第二下拉节点pd’，其第一连接上拉节点pu，其第二极连接第一稳压端lvgl以接收第一电平信号。
77.第二输出下拉电路10’包括：第十六晶体管m12’、第十七晶体管m13_1a’、第十八晶体管m13_1b’和第十九晶体管m13_1c’。
78.第十六晶体管m12’的控制极连接第二下拉节点pd’，其第一极连接时钟输出端out_c，其第二极连接第一稳压端lvgl以接收第一电平信号。第十七晶体管m13_1a’、第十八晶体管m13_1b’和第十九晶体管m13_1c’的控制极均连接第二下拉节点pd’，各自的第一极分别连接一个时钟信号输出端out_1、out_2和out_3，各自的第二极均连接第二稳压端vgl以接收第二电平信号。
79.图3所示的移位寄存器单元相对于图2所示的移位寄存器单元有如下区别。
80.输入电路1包括两个第一晶体管m1、m1b,二者的控制极均连接级联信号输入端input以接收级联信号，其中一个第一晶体管m1的第一极连接级联信号输入端input以接收级联信号，第二极连接另一第一晶体管m1b的第一极，另一个第一晶体管m1b的第二极连接上拉节点pu。
81.第一复位电路6包括两个第五晶体管m2、m2b，二者的控制极均连接第一复位信号输入端reset，其中一个第五晶体管m2的第一极连接上拉节点pu，第二极连接另一个第五晶体管m2b的第一极，另一个第五晶体管m2b的第二极连接第一稳压端lvgl以接收第一电平信号。
82.第二复位电路7包括两个第六晶体管m15、m15b，二者的控制极均连接第二复位信号输入端l_reset，其中一个第六晶体管m15的第一极连接上拉节点pu，第二极连接另一个第六晶体管m15b的第一极，另一个第六晶体管m15b的第二极连接第一稳压端lvgl以接收第
一电平信号。
83.第二辅助控制电路9包括两个第四晶体管m8、m8b，二者的控制极均连接第一下拉节点pd，其中一个第四晶体管m8的第一极连接上拉节点pu，第二极连接另一个第四晶体管m8b的第一极，另一个第四晶体管m8b的第二极连接第一稳压端lvgl以接收第一电平信号。
84.第二辅助控制电路9’包括两个第十五晶体管m8’、m8b’，二者的控制极均连接第二下拉节点pd’，其中一个第十五晶体管m8’的第一极连接上拉节点pu，第二极连接另一个第十五晶体管m8b’的第一极，另一个第十五晶体管m8b’的第二极连接第一稳压端lvgl以接收第一电平信号。
85.以上几个电路中的晶体管的有源层均是串接的关系。
86.这几个串接的晶体管均是与上拉节点pu相连的。在上拉节点pu处于高电平状态时这些串接的晶体管均处于关断状态，两个处于关断状态的串接晶体管产生的漏电流是小于单个晶体管在关断状态下产生的漏电流的。如此设计可以保持上拉节点pu的高电平状态更加稳定。
87.在此基础上，进一步地，移位寄存器单元还可以包括第二稳压电路11，其连接上拉节点以及连接至上述串接的晶体管的两个有源层之间的电极处，用于在上拉节点pu处于高电平状态时抑制上拉节点pu沿这些串接的晶体管的电流泄露，从而进一步稳定上拉节点的电压。
88.具体地，第二稳压电路11包括第二十晶体管m4，其控制极连接上拉节点pu，其第一极连接第二电源端vdd，其第二极连接至上述串联的两个有源层之间的电极。
89.当上拉节点pu处于高电平状态时，第二十晶体管m4导通，上述串联的两个有源层之间的电极的电位被强制设置成第二电源端vdd的电位，从而避免上拉节点沿着这些串接的有源层泄放正电荷(虽然这些串接的晶体管处于关断状态，但仍存在微弱的电流泄露)，保持上拉节点pu的电平稳定，提高显示效果。
90.本公开的实施例还提供一种显示面板，包括级联的移位寄存器单元，所述移位寄存器单元为前述实施例提供的移位寄存器单元。
91.图6所示移位寄存器单元与图1所示移位寄存器单元的区别有两点。
92.一是补偿晶体管m14的控制极和第一极均连接级联输出晶体管的第二极，其第二极连接上拉节点pu。补偿晶体管m14等效为一个二极管，在级联输出晶体管输出高电平时，补偿晶体管m14可以为上拉节点持续充电。在补偿晶体管m14的控制极和第一极接收的电压下降沿，补偿晶体管m14的控制极和第一极接收的电压电位低于上拉节点pu的电位时，该补偿晶体管m14关断，从而依然能够维持上拉节点pu的电位稳定为一个有效的高电平。如此设计进一步减少了电源端口的数量。
93.二是在补偿晶体管m14的控制极与上拉节点pu之间增加稳压电容c4。稳压电容c4能够进一步稳定上拉节点pu的电位。在补偿晶体管m14接收的电压的下降沿所持续的时段内，上拉节点pu的电压波动更小。
94.在一些实施例中，显示显示面板例如是液晶显示面板或发光二极管显示面板。
95.本公开的实施例还提供一种显示装置，包括前述的显示面板。显示装置例如是显示器、手机、平板电脑、广告牌等任意具有显示功能的装置。
96.本公开中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分
互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
97.本公开的保护范围不限于上述的实施例，显然，本领域的技术人员可以对本公开进行各种改动和变形而不脱离本公开的范围和精神。倘若这些改动和变形属于本公开权利要求及其等同技术的范围，则本公开的意图也包含这些改动和变形在内。