内存接口电路、内存控制方法及电子设备与流程

1.本公开涉及集成电路技术领域，具体而言，涉及一种内存接口电路、内存控制方法及电子设备。


背景技术：

2.ddr5 sdram(double data rate fourth synchronous dynamic random access memory，双数据速率五次同步动态随机存储器)是一种同步的dram存储器，对于ddr5 dimm(dual-inline-memory-modules，双列直插式存储模块)而言，电源管理模块从主板转移到dimm上。
3.通常，cpu(central processing unit，中央处理器)上电后，会通过控制dimm上的电源管理模块来使dimm上电。
4.然而，在cpu上电后，dimm上电前，从cpu的输入输出接口处会有电压驱动dimm上的ddr5，会发生闩锁效应，如果这种状态持续时间过长，会导致ddr5永久损坏。
5.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

6.本公开的目的在于提供一种内存接口电路、内存控制方法及电子设备，以避免内存上电前发生闩锁效应。
7.本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
8.根据本公开的第一方面，提供一种内存接口电路，包括：所述内存接口电路与处理器接口电路相连；信号连接线，连接所述内存接口电路的电源端和所述处理器接口电路的电源端，用于在处理器上电后内存上电前，将所述处理器接口电路的电源端的电压施加在所述内存接口电路的电源端上。
9.本公开的一种示例性实施方式中，还包括：开关单元，设置在所述信号连接线上，用于在所述处理器上电后所述内存上电前接通所述信号连接线；在所述内存上电后切断所述信号连接线。
10.本公开的一种示例性实施方式中，所述内存接口电路包括第一开关模组；其中，所述第一开关模组包括内存输入输出端、接地端和所述内存接口电路的电源端；所述内存输入输出端和所述处理器接口电路相连。
11.本公开的一种示例性实施方式中，所述内存接口电路还包括第一二极管和第二二极管；其中，所述第一二极管的正极连接所述内存输入输出端，所述第一二极管的负极连接所述内存接口电路的电源端；所述第二二极管的负极连接所述内存输入输出端，所述第二二极管的正极连接所述接地端。
12.本公开的一种示例性实施方式中，所述第一开关模组包括第一开关管和第二开关
管；其中，所述第一开关管的栅极连接所述内存输入输出端，所述第一开关管的源极连接所述内存接口电路的电源端，所述第一开关管的漏极连接所述第二开关管的漏极；所述第二开关管的栅极连接所述内存输入输出端，所述第二开关管的源极接地。
13.本公开的一种示例性实施方式中，所述处理器接口电路包括第二开关模组和第三开关模组；其中，所述第二开关模组的第一端连接所述处理器接口电路的电源端，所述第二开关模组的第二端接地，所述第二开关模组的第三端为处理器输入输出端，所述处理器输入输出端与所述内存输入输出端相连；所述第三开关模组的第一端连接所述处理器接口电路的电源端，所述第三开关模组的第二端接地，所述第三开关模组的第三端通过所述信号连接线连接所述内存接口电路的电源端。
14.本公开的一种示例性实施方式中，所述第二开关模组包括第三开关管和第四开关管；其中，所述第三开关管的源极连接所述处理器接口电路的电源端，所述第三开关管的漏极连接所述处理器输入输出端；所述第四开关管的漏极连接所述第三开关管的漏极，所述第四开关管的源极接地。
15.本公开的一种示例性实施方式中，所述第三开关模组包括第五开关管和第六开关管；其中，所述第五开关管的源极连接所述处理器接口电路的电源端，所述第五开关管的漏极通过所述信号连接线连接所述内存接口电路的电源端；所述第六开关管的漏极连接所述第五开关管的漏极，所述第六开关管的源极接地。
16.本公开的一种示例性实施方式中，还包括：第一pmic，连接所述内存接口电路的电源端，用于为所述内存提供电源。
17.本公开的一种示例性实施方式中，还包括：第二pmic，连接所述处理器接口电路的电源端，用于为所述处理器提供电源。
18.根据本公开的第二方面，提供一种内存控制方法，用于上述的内存接口电路，包括：系统开机后给处理器接口电路的电源端供电使处理器上电，通过信号连接线将所述处理器接口电路的电源端的电压施加在内存接口电路的电源端上；给所述内存接口电路的电源端供电使内存上电。
19.本公开的一种示例性实施方式中，还包括：在所述处理器上电后，打开开关单元以使所述信号连接线接通；在所述内存上电后，关闭所述开关单元以使所述信号连接线切断。
20.本公开的一种示例性实施方式中，还包括：在所述内存上电完成后，通过所述处理器对所述内存初始化并执行读写操作。
21.本公开的一种示例性实施方式中，还包括：通过第一pmic给所述处理器接口电路的电源端供电，通过第二pmic给所述内存接口电路的电源端供电。
22.根据本公开的第三方面，提供一种电子设备，包括上述的内存接口电路。
23.本公开提供的技术方案可以包括以下有益效果：
24.本公开示例性实施方式提供的内存接口电路，通过在内存接口电路中设置信号连接线，并通过该信号连接线连接内存接口电路的电源端和处理器接口电路的电源端，在处理器上电后，也就是处理器接口电路的电源端接通电源产生电压后，该信号连接线可以直接将处理器接口电路的电源端的电压施加到内存接口电路的电源端，从而避免了内存接口电路中内存输入输出端处的电压高于电源端的电压的现象发生，从而避免内存上电前发生闩锁效应，减少了内存发生损坏的概率。
25.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
26.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
27.图1示意性示出了根据本公开的示例性实施方式中一种内存接口电路的结构示意图；
28.图2示意性示出了根据本公开的示例性实施方式的一种ddr5dimm内存条引脚示意图；
29.图3示意性示出了根据本公开的示例性实施方式的另一种内存接口电路的结构示意图；
30.图4示意性示出了根据本公开的示例性实施方式的另一种内存接口电路的结构示意图；
31.图5示意性示出了根据本公开的示例性实施例的一种内存控制方法的流程图。
具体实施方式
32.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
33.此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
34.附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
35.随着存储器技术的发展，ddr4 sdram(double data rate fourth synchronous dynamic random access memory，双数据速率四次同步动态随机存储器)和ddr5 sdram等应运而生，ddr4 sdram和ddr5sdram均具有较低的供电电压、较高的传输速率，其上的存储单元组(bank group)具有独立启动操作读、写等动作的特性。另外，相比于例如ddr3和ddr2的存储器，ddr4和ddr5在具有快速、省电特性的同时，还可以增强信号的完整性，提高了数据传输及存储的可靠性。
36.与ddr4内存颗粒相比，ddr5内存颗粒将电源管理模块从外部设置在了双列直插式
存储模块dimm上。但无论是ddr3内存颗粒、ddr2内存颗粒、ddr4内存颗粒，还是ddr5内存颗粒，均是在系统开机后，先给处理器cpu上电，等处理器cpu上电后，再通过处理器cpu控制dimm上的内存颗粒上电。
37.然而，通常在处理器cpu上电后，就会有处理器cpu上的电压施加到内存颗粒的输入输出接口处，使得内存颗粒的输入输出接口处的电压高于内存颗粒电源端的电压，从而产生闩锁效应(latch-up)。其中，闩锁效应是cmos(metal-oxide-semiconductor，金属-氧化物-半导体)集成电路中一个重要的问题，这种问题会导致芯片功能的混乱或者电路直接无法工作甚至烧毁。闩锁效应也是一种反向偏压状态。
38.闩锁效应是由nmos(n-metal-oxide-semiconductor，n型金属-氧化物-半导体)的有源区、p衬底、n阱、pmos(p-metal-oxide-semiconductor，p型金属-氧化物-半导体)的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和n阱的寄生电阻，使寄生的三极管不会处于正偏状态。电压瞬变都会引起闩锁效应(latch-up)，是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流和器件损坏。
39.也就是说，现有的系统在开机后，首先施加在处理器cpu上的电压会直接作用在内存颗粒的输入输出接口上，使得还没有上电的内存颗粒很可能因为闩锁效应而发生永久损坏。
40.基于此，本公开示例性实施方式提供了一种内存接口电路，该内存接口电路可以用于任何与处理器cpu相连的dram等内存电路中，本公开示例性实施方式对于具体的dram不作特殊限定。
41.参照图1，示出了本公开示例性实施方式提供的一种内存接口电路的结构示意图。如图1所示，该内存接口电路100与处理器接口电路200相连，处理器cpu通过处理器接口电路200与内存接口电路100相连，再通过内存接口电路100对内存进行控制管理，此处的内存可以是ddr5、ddr4、ddr3或ddr2等半导体存储器，还可以是随机存取存储器ram(random access memory)，即主存，是与处理器cpu直接交换数据的内存存储器，它可以随时读写，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介。
42.本公开示例性实施方式提供的内存接口电路100中，另外设置了一种信号连接线110，该信号连接线110连接内存接口电路100的电源端120和处理器接口电路200的电源端210，用于在处理器cpu上电后内存上电前，将处理器接口电路200的电源端210的电压施加在内存接口电路100的电源端120上。
43.本公开示例性实施方式中，通过在内存接口电路100中设置信号连接线110，并通过该信号连接线110连接内存接口电路100的电源端120和处理器接口电路200的电源端210，在处理器cpu上电后，也就是处理器接口电路200的电源端210接通电源产生电压后，该信号连接线110可以直接将处理器接口电路200的电源端210的电压施加到内存接口电路100的电源端120，从而避免了内存接口电路100中内存输入输出端处的电压高于电源端120的电压的现象发生，从而避免了闩锁效应的产生，减少了内存发生损坏的概率。
44.在实际应用中，信号连接线110可以通过内存上和处理器上对应的引脚来实现，例
如，可以使用内存上预留的rfu(reserved for future use)引脚与处理器上对应的引脚来形成本公开示例性实施方式提到的信号连接线110。
45.参照图2，示出了一种ddr5 dimm内存条引脚示意图。图2中，该ddr5内存条上的预留rfu引脚有六个，分别为rfu0引脚-rfu5引脚，在实际使用中，可以使用这六个rfu引脚中的任一个与处理器上对应的引脚进行连接，从而形成信号连接线110。例如，使用rfu5引脚与处理器上对应的引脚进行连接，从图中可以看出rfu5引脚的编号为232，那么就可以使用处理器上编号为232的引脚与rfu5引脚进行连接，并且将rfu5引脚与内存接口电路100的电源端120相连，将处理器上编号为232的引脚与处理器接口电路200的电源端210相连，从而可以形成本公开示例性实施方式所述的信号连接线110。
46.本公开示例性实施方式提供的内存接口电路100中，除过包括信号连接线110之外，还包括了开关单元220，参照图3，示出了本公开示例性实施方式提供的另一种内存接口电路的结构示意图。如图3所示，该开关单元220设置在信号连接线110上，并且该开关单元220用于在处理器上电后内存上电前接通信号连接线110，而在内存上电后切断信号连接线110。
47.这是由于处理器接口电路200的电源端210和内存接口电路100的电源端120是由不同的电源供电的，在处理器和内存都上电后，如果不切断信号连接线110，那么处理器接口电路200的电源端210和内存接口电路100的电源端120由于具有压差而在信号连接线110上产生电流，从而增加了系统额外的功耗。而本公开示例性实施方式中，通过在信号连接线110上设置开关单元220，可以通过开关单元220在内存上电后切断信号连接线110，从而可以减小系统额外功耗，达到节能的目的。
48.在实际应用中，设置在信号连接线110上的开关单元220可以设置在处理器对应的线路板上，也可以设置在内存对应的线路板上，本公开示例性实施方式对此不作特殊限定。
49.本公开示例性实施方式中，上述的开关单元220可以是三极管开关单元，也可以是单刀开关单元，还可以是其他的通过信号控制自动进行开关的开关单元，以便于在信号控制下实现信号连接线110的自动通断。本公开示例性实施方式对于开关单元220的具体形式不作特殊限定。
50.如图1和图3所示，内存接口电路100可以包括第一开关模组130，处理器接口电路200可以包括第二开关模组230和第三开关模组240，并且，第一开关模组130与第二开关模组230相连，在处理器和内存均上电后，处理器可以通过相连的第一开关模组130与第二开关模组230控制内存进行初始化、重置或者对内存进行读写等操作。
51.本公开示例性实施方式中，第一开关模组130和第三开关模组240之间则通过信号连接线110相连，并且通过第一开关模组130和第三开关模组240的相连可以将内存接口电路100的电源端120和处理器接口电路200的电源端210连接起来，从而可以在处理器接口电路200的电源端210接通电源产生电压后，通过第三开关模组240、信号连接线110及第一开关模组130可以将处理器接口电路200的电源端210的电压施加到内存接口电路100的电源端120，从而避免了内存接口电路100中内存输入输出端处的电压高于电源端120的电压的现象发生，从而避免了闩锁效应的产生，减少了内存发生损坏的概率。
52.在实际应用中，第一开关模组130的结构形式可以有多种，具体可以根据实际情况来设置。本公开示例性实施方式中，以图1和图3所示的结构为例，其中，第一开关模组130包
括有内存输入输出端、接地端和内存接口电路100的电源端120，并且该内存输入输出端与处理器接口电路200的电源端210相连，也就是说，该内存输入输出端与第二开关模组230相连。
53.本公开示例性实施方式中，内存接口电路100除过包括第一开关模组130之外，还包括第一二极管140和第二二极管150，并且，第一二极管140设置在第一开关模组130的内存输入输出端和内存接口电路100的电源端120之间，第二二极管150则设置在第一开关模组130的接地端和内存输入输出端之间。
54.具体的，第一二极管140的正极连接上述内存输入输出端，第一二极管140的负极连接内存接口电路100的电源端120；第二二极管150的负极连接内存输入输出端，第二二极管150的正极连接第一开关模组130的接地端。
55.本公开示例性实施方式中，第一二极管140和第二二极管150可以是esd(electrostatic discharge protection devices)静电二极管，又称为瞬态抑制二极管阵列。esd二极管是多个二极管采用不同的布局做成具有特定功能的多路或单路esd保护器件。
56.在实际应用中，通过将esd静电二极管并联于电路中，当电路正常工作时，它处于截止状态(高阻态)，不影响线路正常工作，当电路出现异常过压并达到其击穿电压时，它迅速由高阻态变为低阻态，给瞬间电流提供低阻抗导通路径，同时把异常高压箝制在一个安全水平之内，从而保护被保护ic或线路；当异常过压消失，其恢复至高阻态，电路正常工作。因此能从根源开始进行防护措施，可以在生产及操作过程中将静电快速耗散掉，以及对静电的泄露作用，这都是esd静电二极管所能带来的作用之一。
57.对于本公开示例性实施方式提供的内存接口电路100而言，在未设置信号连接线110之前，如果处理器上电，即处理器接口电路200的电源端210接通电源产生电压时，由于第一二极管140的正极连接上述内存输入输出端，因此，处理器接口电路200的电源端210的电压会通过内存输入输出端，并经过第一二极管140而施加到内存接口电路100的电源端120上，也就是说第一二极管140正向导通。在实际应用中，如果这种第一二极管140正向导通的时间过长就会导致第一二极管140过热而发生永久损坏。
58.本公开示例性实施方式提供的内存接口电路100，通过设置信号连接线110，在处理器cpu上电后，也就是处理器接口电路200的电源端210接通电源产生电压后，该信号连接线110可以直接将处理器接口电路200的电源端210的电压施加到内存接口电路100的电源端120，不仅可以避免内存接口电路100中内存输入输出端处的电压高于电源端120的电压的现象发生而产生的闩锁效应，还可以避免第一二极管140正向导通，从而降低了第一二极管140发生过热而永久损坏的概率，提升了第一二极管140的使用寿命。
59.本公开示例性实施方式中，如图1和图3所示，第一开关模组130可以包括第一开关管131和第二开关管132，其中，第一开关管131的栅极连接内存输入输出端，第一开关管131的源极连接内存接口电路100的电源端120，第一开关管131的漏极连接第二开关管132的漏极；第二开关管132的栅极连接内存输入输出端，第二开关管132的源极接地。
60.在实际应用中，第一开关管131和第二开关管132均可以为mos管或薄膜晶体管。进一步的，mos管分为p型mos管和n型mos管，薄膜晶体管可为p型薄膜晶体管或为n型薄膜晶体管。例如，第一开关管131可以是p型mos管，第二开关管132可以是n型mos管，对于p型mos管
而言，其只有在栅极输入的信号为低电平时导通；对于n型mos管而言，其只有在栅极输入的信号为高电平时导通。
61.本公开示例性实施方式中，当处理器上电后，即处理器接口电路200的电源端210产生高电平vddq_cpu之后，该高电平会进入到第一开关管131和第二开关管132的栅极，从而打开第一开关管131或第二开关管132，从而将处理器和内存连通，便于处理器对内存进行控制。
62.本公开示例性实施方式中，第二开关模组230的第一端连接处理器接口电路200的电源端210，第二开关模组230的第二端接地，第二开关模组230的第三端为处理器输入输出端，该处理器输入输出端与内存输入输出端相连；在处理器接口电路200的电源端210产生电压后，就会有电流通过处理器输入输出端流入到内存输入输出端。
63.在实际应用中，第二开关模组230的结构形式可以有多种，具体可以根据实际情况来设置。本公开示例性实施方式中，以图1和图3所示的结构为例，第二开关模组230可以包括第三开关管231和第四开关管232；其中，第三开关管231的源极连接处理器接口电路200的电源端210，第三开关管231的漏极连接处理器输入输出端；在处理器上电后，即处理器接口电路200的电源端210产生高电平vddq_cpu之后，第三开关管231就会打开，该高电平vddq_cpu信号就会通过处理器输入输出端流入到内存输入输出端。第四开关管232的漏极连接第三开关管231的漏极，第四开关管232的源极接地。
64.在实际应用中，第三开关管231和第四开关管232均可以为mos管或薄膜晶体管。进一步的，mos管分为p型mos管和n型mos管，薄膜晶体管可为p型薄膜晶体管或为n型薄膜晶体管。
65.本公开示例性实施方式中，第三开关模组240的第一端连接处理器接口电路200的电源端210，第三开关模组240的第二端接地，第三开关模组240的第三端通过信号连接线110连接内存接口电路100的电源端120。在处理器接口电路200的电源端210产生电压后，就会有电流通过信号连接线110直接流入到内存接口电路100的电源端120，从而拉高内存接口电路100的电源端120的电平，避免闩锁效应发生。
66.在实际应用中，第三开关模组240的结构形式可以有多种，具体可以根据实际情况来设置。本公开示例性实施方式中，以图1和图3所示的结构为例，第三开关模组240包括第五开关管241和第六开关管242；其中，第五开关管241的源极连接处理器接口电路200的电源端210，第五开关管241的漏极通过信号连接线110连接内存接口电路100的电源端120；在处理器上电后，即处理器接口电路200的电源端210产生高电平vddq_cpu之后，第五开关管241就会打开，该高电平vddq_cpu信号就会通过信号连接线110流入到内存接口电路100的电源端120，从而拉高内存接口电路100的电源端120的电平。第六开关管242的漏极连接第五开关管241的漏极，第六开关管242的源极接地。
67.在实际应用中，第五开关管241和第六开关管242均可以为mos管或薄膜晶体管。进一步的，mos管分为p型mos管和n型mos管，薄膜晶体管可为p型薄膜晶体管或为n型薄膜晶体管。
68.本公开示例性实施方式中，参照图4，示出了本公开示例性实施方式提供的另一种内存接口电路的结构示意图。图4中，该内存接口电路100还包括第一pmic160和第二pmic250，其中，pmic的全称为power management ic，即电源管理集成电路，它是用来管理
主机系统中的电源设备的。pmic可以集成多个功能从而更有效地利用空间并管理系统电源。pmic可以实现的功能通常包括电压转换器和稳压器、电池充电器、电池电量计、led驱动器、实时时钟、电源定序器和电源控制，并可以在过压、欠压、过流、热故障等情况下提供保护功能。
69.本公开示例性实施方式中，第一pmic160连接内存接口电路100的电源端120，用于为内存提供电源。第二pmic250连接处理器接口电路200的电源端210，用于为处理器提供电源。
70.在实际应用中，先是第二pmic250为处理器接口电路200的电源端210供电，使得处理器上电，在处理器上电后，处理器会控制第一pmic160打开，然后由第一pmic160控制内存上电。
71.需要说明的是，还可以根据实际需要，将第一pmic160设置在内存的内存条dimm上，从而可以减小内存的压降。
72.进一步需要说明的是，本公开示例性实施方式中所提到的连接可以是直接连接，也可以是耦接，此处的耦接可以是通过其他器件间接连接，本公开示例性实施方式对此不作特殊限定。
73.本公开示例性实施方式中，一方面，通过在内存接口电路100中设置信号连接线110，并通过该信号连接线110连接内存接口电路100的电源端120和处理器接口电路200的电源端210，在处理器cpu上电后，也就是处理器接口电路200的电源端210接通电源产生电压后，该信号连接线110可以直接将处理器接口电路200的电源端210的电压施加到内存接口电路100的电源端120，从而避免了内存接口电路100中内存输入输出端处的电压高于电源端120的电压的现象发生，从而避免了闩锁效应的产生，减少了内存发生损坏的概率；另一方面，通过在信号连接线110上设置开关单元220，可以通过开关单元220在内存上电后切断信号连接线110，从而可以减小系统额外功耗，达到节能的目的；再一方面，设置的信号连接线110，在处理器cpu上电后，也就是处理器接口电路200的电源端210接通电源产生电压后，该信号连接线110可以直接将处理器接口电路200的电源端210的电压施加到内存接口电路100的电源端120，还可以避免第一二极管140正向导通，从而降低了第一二极管140发生过热而永久损坏的概率，提升了第一二极管140的使用寿命。
74.另外，本公开示例性实施方式还提供了一种内存控制方法。该内存控制方法用于上述的内存接口电路。参照图5，该内存控制方法具体可以包括以下步骤：
75.步骤s510、系统开机后给处理器接口电路的电源端供电使处理器上电，通过信号连接线将处理器接口电路的电源端的电压施加在内存接口电路的电源端上；
76.步骤s520、给内存接口电路的电源端供电使内存上电。
77.本公开的一种示例性实施方式中，上述内存控制方法还包括：在处理器上电后，打开开关单元以使信号连接线接通；在内存上电后，关闭开关单元以使信号连接线切断。
78.本公开的一种示例性实施方式中，上述内存控制方法还包括：在内存上电完成后，通过处理器对内存初始化并执行读写操作。
79.本公开的一种示例性实施方式中，上述内存控制方法还包括：通过第一pmic给处理器接口电路的电源端供电，通过第二pmic给内存接口电路的电源端供电。
80.上述内存控制方法中各个步骤的具体细节已经在对应的内存接口电路中进行了
详细的描述，因此此处不再赘述。
81.进一步的，本公开示例性实施方式还提供了一种电子设备，该电子设备可以包括上述的内存接口电路。其中，内存接口电路的具体结构和工作原理已经在前述实施例中进行了详细描述，因此此处不再赘述。
82.需要说明的是，上述电子设备可以是任一需要用到内存的设备，例如，包括智能手机、平板电脑、固态驱动器、网络和无线物联网设备，以及笔记本电脑等。
83.在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本公开实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，dvd)、或者半导体介质(例如固态硬盘(solid state disk，ssd))等。本公开实施例中，计算机可以包括前面所述的装置。
84.尽管在此结合各实施例对本公开进行了描述，然而，在实施所要求保护的本公开过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
85.尽管结合具体特征及其实施例对本公开进行了描述，显而易见的，在不脱离本公开的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本公开的示例性说明，且视为已覆盖本公开范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。