半导体存储装置的制作方法

1.本公开涉及半导体存储装置。


背景技术：

2.已知stt-mram(自旋转移扭矩磁性随机存取存储器)作为非易失性存储器。对于诸如stt-mram之类的非易失性存储器，当在相同的操作条件下执行写入时，写入有时可能成功，有时也可能失败。例如在专利文献1中描述了用于减少这种写入错误的措施。
3.引文列表
4.专利文献
5.专利文献1：日本未审查的专利申请公布no.2004-185754


技术实现要素：

6.顺便提及，在这样的非易失性存储器中，要求进一步减少写入错误。因此，期望提供可以进一步减少写入错误的半导体存储装置。
7.根据本公开的一个实施例的半导体存储装置包括多个存储器单元和控制电路。每个存储器单元包括磁化反转存储元件和控制流向磁化反转存储元件的电流的第一开关元件。控制电路执行基于磁化反转存储元件的、写入错误率曲线相对于写入电压的非对称性的写入控制。
8.在根据本公开的一个实施例的半导体存储装置中，执行基于磁化反转存储元件的、写入错误率曲线相对于写入电压的非对称性的写入控制。因此，与例如通过向磁化反转存储元件施加固定脉冲宽度的电压来执行磁化反转存储元件的状态改变的情况相比，可以降低写入错误率。
附图说明
9.图1是图示根据本公开的实施例的信息处理系统的功能块的示例的图。
10.图2是图示图1的存储器单元阵列部件的功能块的示例的图。
11.图3是图示图2的存储器单元阵列的电路构成的示例的图。
12.图4是图示图2的存储器单元阵列的截面构成的示例和图2的擦除电路的电路构成的示例的图。
13.图5是图示图4的存储器单元阵列和擦除电路中的写入操作的示例的图。
14.图6是图示图4的存储器单元阵列和擦除电路中的擦除操作的示例的图。
15.图7是图示根据比较例的写入错误率的示例的图。
16.图8是图示根据实施例1的写入错误率的示例的图。
17.图9是图示根据实施例2的写入错误率的示例的图。
18.图10是图示根据第一变形例的存储器单元阵列和擦除电路的构成的示例的图。
19.图11是图示在正常时间的复位操作中的存储器单元阵列的操作的示例的说明图。
20.图12是图示在正常时间的写入操作中的存储器单元阵列的操作的示例的说明图。
21.图13是图示在存储时间的复位操作中的存储器单元阵列的操作的示例的说明图。
22.图14是图示在存储时间的写入操作中的存储器单元阵列的操作的示例的说明图。
23.图15是图示根据第二变形例的存储器单元阵列部件的块状构成的示例的图。
24.图16a是图示图15的第一存储器单元阵列的构成的示例的图。
25.图16b是图示图15的第二存储器单元阵列的构成的示例的图。
具体实施方式
26.在下文中，参照附图详细描述用于实施本公开的实施例。应当注意的是，在本说明书和附图中，具有基本相同的功能构成的组件由相同的参考符号表示，因此省略了对其的冗余描述。
27.《实施例》
28.[构成]
[0029]
图1图示了根据本公开的实施例的信息处理系统的功能块的示例。信息处理系统包括主机计算机100和存储器装置200。存储器装置200包括存储控制器300、一个或多个存储器单元阵列部件400以及电源电路500。注意，图1图示了设置有一个存储器单元阵列部件400的状态的示例。存储器单元阵列部件400对应于根据本公开的“半导体存储装置”的一个具体示例。
[0030]
(主机计算机100)
[0031]
主机计算机100控制存储器装置200。具体而言，主机计算机100发出指定访问目的地的逻辑地址的命令，并向存储器装置200供应命令和数据。主机计算机100接收从存储器装置200输出的数据。这里，命令用于控制存储器装置200，并且包括例如指示数据的写入过程的写入命令、指示数据的读取过程的读取命令或指示数据的擦除过程的复位命令。此外，逻辑地址是当主机计算机100访问由主机计算机100定义的地址空间中的存储器装置200时为每个访问单位的区域分配的地址。访问单位的区域在下文中被称为“扇区”。
[0032]
(存储器控制器300)
[0033]
存储器控制器300控制一个或多个存储器单元阵列部件400。存储器控制器300从主机计算机100接收指定逻辑地址的写入命令。此外，存储器控制器300根据写入命令执行数据的写入过程。在写入过程中，逻辑地址被转换为物理地址，并且数据被写入物理地址。这里，物理地址是当存储器控制器300访问一个或多个存储器单元阵列部件400时为每个访问单位分配在一个或多个存储器单元阵列部件400中的地址。例如，假定存储器控制器300访问一个或多个存储器单元阵列部件400的单位与扇区相同。在这种情况下，在一个或多个存储器单元阵列部件400中为每个扇区分配物理地址。此外，当存储器控制器300接收到指定逻辑地址的读取命令时，存储器控制器300将逻辑地址转换为物理地址并从物理地址读取数据。此外，存储器控制器300向主机计算机100输出由此读取的数据作为读取数据。此外，当存储器控制器300从主机计算机100接收到指定逻辑地址的复位命令时，存储器控制器300将逻辑地址转换为物理地址并擦除在物理地址中写入的数据。存储器控制器300的访问单位可以与主机计算机100的访问单位相同或不同。
[0034]
(电源电路500)
[0035]
电源电路500向一个或多个存储器单元阵列部件400供应期望电压。具体而言，电源电路500向后面描述的位线解码器25供应在写入时使用的设定电压、在读取时使用的感测电压以及在擦除时使用的复位电压。电源电路500向后面描述的字线解码器23供应在写入时、读取时和擦除时使用的选择电压。
[0036]
(存储器单元阵列部件400)
[0037]
接下来，将描述存储器单元阵列部件400。图2图示了存储器单元阵列部件400的功能块的示例。存储器单元阵列部件400是由例如半导体芯片构成的。存储器单元阵列部件400包括例如控制电路10、驱动电路20和存储器单元阵列30。控制电路10和驱动电路20对应于根据本公开的“控制电路”的一个具体示例。控制电路10与存储器控制器300交换命令、写入数据、读取数据等。控制电路10根据写入命令将数据写入存储器单元阵列30，并根据读取命令从存储器单元阵列30读取数据。此外，控制电路10根据复位命令擦除存储器单元阵列30中的预定位置处的数据。
[0038]
(存储器单元阵列30)
[0039]
图3图示了存储器单元阵列30的电路构成的示例。存储器单元阵列30是所谓的stt-mram。存储器单元阵列30具有n个扇区(n是大于或等于2的整数)。每个扇区具有与该扇区的尺寸对应的多个存储器单元mc。此外，为每个扇区分配物理地址。扇区对应于根据本公开的“组”的一个具体示例。存储器单元mc包括磁化反转存储元件mtj和控制流向磁化反转存储元件mtj的电流的选择元件se。磁化反转存储元件mtj对应于根据本公开的“磁化反转存储元件”的一个具体示例。选择元件se对应于根据本公开的“第一开关元件”的一个具体示例。
[0040]
磁化反转存储元件mtj例如是包括磁隧道结的存储元件。磁化反转存储元件mtj具有例如固定层(rl)和自由层(fl)，并且在固定层(rl)和自由层(fl)之间具有极薄的隧道绝缘膜层。在磁化反转存储元件mtj中，通过改变自由层(fl)的磁化方向，存储的数据(电阻值)被重新写入。在磁化反转存储元件mtj中，当自由层(fl)的磁化方向被改变时，自旋取向一致的电子被注入到磁化反转存储元件mtj中。由于注入电子的自旋与自由层(fl)的电子自旋相反，因此基于注入电子的自旋的扭矩变为移动自由层(fl)的电子自旋的扭矩，最后，自由层(fl)的电子自旋的取向被反转(磁化反转)。
[0041]
存储器单元阵列30具有例如多条字线wl、多条位线bl、对于字线wl和位线bl彼此对置的每个位置逐一配置的多个存储器单元mc以及多条源极线sl。源极线sl对应于根据本公开的“布线”的一个具体示例。图3图示了其中存储器单元mc被配置在三条位线bl0、bl1和bl2与三条字线wl0、wl1和wl2的交点处的示例。此外，图3图示了其中针对每个存储器单元行逐一配置三条源极线sl0、sl1和sl2的示例。应该注意的是，位线bl、字线wl、存储器单元mc和源极线sl的布置和数量并不限于图示的示例。
[0042]
存储器单元阵列30可以向由外部地址输入指定的存储器单元mc写入数据。此外，可以读取存储在由地址输入指定的存储器单元mc中的数据。存储在存储器单元mc中的数据值是通过磁化反转存储元件mtj的电阻状态来区分的。例如，如果它是高电阻状态，则它被区分为“0”，而如果它是低电阻状态，则它被区分为“1”。“0”或高电阻状态对应于根据本公开的“第一状态”的一个具体示例。“1”或低电阻状态对应于根据本公开的“第二状态”的一个具体示例。
[0043]
(驱动电路20)
[0044]
接下来，将描述驱动电路20。当擦除数据时，驱动电路20不共同地对包括在存储器单元阵列30中的所有存储器单元mc执行擦除操作，而是共同地对包括在存储器单元阵列30中的预定存储器单元mc执行擦除操作。具体而言，包括在存储器单元阵列30中的多个存储器单元mc被划分为多个组，并且驱动电路20判断是否需要对每个划分的组进行擦除操作。例如，驱动电路20基于包括在每组中的一个存储器单元mc中的磁化反转存储元件mtj的状态(电阻状态)，判断是否需要对每组进行擦除操作(第二状态的写入)。例如，驱动电路20仅对判定为需要擦除操作的一组或多组共同执行擦除操作。
[0045]
驱动电路20例如具有如图2中所示的定时控制电路21、电压控制电路22、字线解码器23、电压控制电路24、位线解码器25和擦除电路26。
[0046]
定时控制电路21向电压控制电路22和24输出控制改变输出电压的定时的信号。例如，定时控制电路21通过将第一控制信号设定为高，将电压控制电路22的输出电压设定为在写入时、读取时和擦除时使用的选择电压。例如，定时控制电路21通过将第一控制信号设定为低，将电压控制电路22的输出电压设定为在非写入时、非读取时和非擦除时使用的公共电压。例如，定时控制电路21通过使第二控制信号和第三控制信号为高，将电压控制电路24的输出电压设定为在写入时使用的设定电压(写入电压vw)。例如，定时控制电路21通过使第二控制信号为高并使第三控制信号为低，将电压控制电路24的输出电压设定为在非写入时、非读取时和非擦除时使用的公共电压。例如，定时控制电路21通过使第二控制信号和第三控制信号为低，将电压控制电路24的输出电压设定为在擦除时使用的复位电压(擦除电压ve)。
[0047]
电压控制电路22包括在执行写入、读取和擦除的操作时驱动到写入、读取和擦除的操作所需的预定电压(选择电压)的电路。
[0048]
字线解码器23耦接到存储器单元阵列30的每条字线wl，并且根据从地址线输入的行地址选择对应的字线wl。由字线解码器23选择的字线wl被称为选择字线，而未被字线解码器23选择的所有字线wl被称为非选择字线。
[0049]
电压控制电路24包括在执行写入数据“1”的操作时，即在执行将存储器单元mc的磁化反转存储元件mtj从高电阻状态改变为低电阻状态的写入(复位)操作时，将要写入数据“1”的字线wl驱动到复位操作所需的预定电压(擦除电压ve)的电路。也就是说，电压控制电路24通过将磁化反转存储元件mtj从高电阻状态改变为低电阻状态来执行对存储器单元mc上数据的擦除。此外，电压控制电路24包括在执行写入数据“0”的操作时，即在执行将存储器单元mc的磁化反转存储元件mtj从低电阻状态改变为高电阻状态的写入(设定)操作时，将要写入数据“0”的字线wl驱动到设定操作所需的预定电压(写入电压vw)的电路。也就是说，电压控制电路24通过将磁化反转存储元件mtj从低电阻状态改变为高电阻状态来执行存储在存储器单元mc中的数据的写入。
[0050]
位线解码器25耦接到存储器单元阵列30的每条位线bl，并且根据从地址线输入的列地址选择对应的位线bl。由位线解码器25选择的位线bl被称为选择位线，而未被位线解码器25选择的所有字线wl被称为非选择位线。
[0051]
为上述每组设置一个擦除电路26。擦除电路26包括在执行复位操作时将要写入数据“1”的源极线sl驱动到复位操作所需的预定电压(擦除电压vrst(例如，0v))的电路。此
外，擦除电路26包括在执行设定操作和读取操作时驱动到设定操作和读取操作所需的预定电压(公共电压vdd(例如1.1v))的电路。擦除电路26包括例如如图4中所示的p型mos晶体管t1和n型mos晶体管t2。此时，p型mos晶体管t1和n型mos晶体管t2彼此串联耦接，并且p型mos晶体管t1和n型mos晶体管t2的栅极彼此耦接。p型mos晶体管t1的源极或漏极与n型mos晶体管t2的源极或漏极彼此耦接的节点n被耦接到源极线sl。
[0052]
在此，针对上述每组逐一设置多条源极线sl。每条源极线sl与对应组的每个存储器单元mc的选择元件se和擦除电路26的节点n耦接。上述每组中的一个存储器单元mc用于判断每组是否需要擦除操作(第二状态的写入)，并且包括在该存储器单元mc中的选择元件se(在下文中被称为选择元件“pb”)耦接到奇偶校验位线pl，该奇偶校验位线pl是位线bl的一种类型。例如，如图4中所示，耦接了奇偶校验位线pl0和位线bl0至blk的多个存储器单元mc构成一个组，并为该组设置一条源极线sl0-1。源极线sl0-1与包括在该组中的每个存储器单元mc的选择元件se和pb以及与该组对应地设置的擦除电路26的节点n耦接。
[0053]
例如，如图4中所示，多个存储器单元mc形成在半导体基板31上。半导体基板31具有n-半导体层33，并且对于每组具有pwell层35。每个pwell层35形成在为每组设置的n
‑‑
半导体层34中。
[0054]
[写入操作]
[0055]
接下来，参照图5，将描述写入操作的示例。在每个擦除电路中，驱动电路20关断p型mos晶体管t1，接通n型mos晶体管t2，接通与选择位线耦接的一个或多个选择元件se，并接通与选择位线对应的组的选择元件pb。这导致“0”被写入耦接到选择位线的一个或多个磁化反转存储元件mtj以及耦接到与选择位线对应的组的选择元件pb的磁化反转存储元件mtj。因此，驱动电路20将“0”写入耦接到与选择位线对应的组的选择元件pb的磁化反转存储元件mtj。这里，在存储器单元阵列部件400用作帧存储器的情况下，驱动电路20在写入时段(在第n-1帧时段的消隐时段与第n帧时段的消隐时段之间的时段)中执行写入操作。
[0056]
[擦除操作]
[0057]
接下来，参照图6，将描述擦除操作的示例。首先，在每个擦除电路26中，驱动电路20关断p型mos晶体管t1，接通n型mos晶体管t2，并接通各组的选择元件pb，以读取与各组的选择元件pb耦接的磁化反转存储元件mtj的状态。接下来，在对应于其中耦接到选择元件pb的磁化反转存储元件mtj的状态为“0”的组的擦除电路26中，驱动电路20接通p型mos晶体管t1，关断n型mos晶体管t2，并接通该组的所有存储器单元mc的选择元件se和pb，在该组中，耦接到选择元件pb的磁化反转存储元件mtj的状态为“0”。这使得“1”被写入其中磁化反转存储元件mtj的状态为“0”的那组的所有存储器单元mc的磁化反转存储元件mtj。因此，驱动电路20不是对所有存储器单元mc执行擦除操作，而只对其中与选择元件pb耦接的磁化反转存储元件mtj的状态为“0”的组中包括的存储器单元mc执行擦除操作。这里，在存储器单元阵列部件400用作帧存储器的情况下，驱动电路20在消隐时段中执行擦除操作。
[0058]
顺便提及，驱动电路20在上述写入操作和上述擦除操作中执行基于磁化反转存储元件mtj的、写入错误率曲线相对于写入电压的非对称性的写入控制。假定在通过向选择位线(磁化反转存储元件mtj)施加固定脉冲宽度(脉冲宽度w＝wc)的电压来执行磁化反转存储元件mtj的状态改变的情况下获得的写入错误率ew的曲线例如如图7的比较例中所图示的。因此，假定在对选择位线(磁化反转存储元件mtj)施加固定脉冲宽度(脉冲宽度w＝wc)
的电压的情况下，写入错误率ew的曲线相对于写入电压是不对称的。此时，当按规格设定大小的擦除电压ve施加到选择位线(磁化反转存储元件mtj)时，写入错误率ew变得非常大。
[0059]
因此，在本实施例中，驱动电路20可以通过在上述写入操作和上述擦除操作中控制选择元件se的导通时段，施加与上述比较例相比宽脉冲宽度(脉冲宽度w＝wb》wc)的电压。如上所述，假定在通过对选择位线(磁化反转存储元件mtj)施加比上述比较例更宽的脉冲宽度(脉冲宽度w＝wb》wc)的电压来执行磁化反转存储元件mtj的状态改变的情况下获得的写入错误率ew的曲线例如如图8的实施例1所图示的。在这种情况下，也与上述比较例类似，写入错误率ew的曲线相对于写入电压是不对称的。然而，在这种情况下，当按规格设定大小的擦除电压ve施加到选择位线(磁化反转存储元件mtj)时，写入错误率ew可以与施加按规格设定大小的写入电压vw时一样小。因此，驱动电路20可以将规格设定大小的写入电压vw和擦除电压ve的脉冲宽度设定得更宽，以便在施加按规格设定大小的擦除电压ve时的写入错误率ew与施加按规格设定大小的写入电压vw时一样小。
[0060]
在以上写入操作中，驱动电路20可以施加比以上比较例更窄的脉冲宽度(脉冲宽度w1＝wa《wc)的写入电压vw，并且在以上擦除操作中，驱动电路20可以施加比以上比较例更宽的脉冲宽度(脉冲宽度w2＝wb》wc)的擦除电压ve。如上所述，假定在通过在上述写入操作中对选择位线(磁化反转存储元件mtj)施加较窄的脉冲宽度(脉冲宽度w1＝wa《wc)的写入电压vw并通过在上述擦除操作中对选择位线(磁化反转存储元件mtj)施加比上述比较例更宽的脉冲宽度(脉冲宽度w2＝wb》wc)的擦除电压ve来执行磁化反转存储元件mtj的状态改变的情况下获得的写入错误率ew的曲线例如如图9的实施例2中所图示的。在这种情况下，与上述比较例不同，写入错误率ew的曲线相对于写入电压基本上是对称的。此时，当按规格设定大小的写入电压vw或按规格设定大小的擦除电压ve施加到选择位线(磁化反转存储元件mtj)时，写入错误率ew都可以是非常小。因此，驱动电路20可以执行写入控制，其中使按规格设定大小的写入电压vw的脉冲宽度(脉冲宽度w1＝wa)和按规格设定大小的擦除电压ve的脉冲宽度(脉冲宽度w2＝wb)彼此不同，以便在施加写入电压vw和擦除电压ve时使写入错误率ew变得极小。具体而言，驱动电路20执行写入控制，以使按规格设定大小的写入电压vw的脉冲宽度(脉冲宽度w1＝wa)小于按规格设定大小的擦除电压ve的脉冲宽度(脉冲宽度w2＝wb)，以使得当施加按规格设定大小的写入电压vw和按规格设定大小的擦除电压ve时，写入错误率ew变得极小。
[0061]
[效果]
[0062]
接下来，将描述根据本公开的一个实施例的信息处理系统的效果。
[0063]
在本实施例中，执行基于磁化反转存储元件mtj的、写入错误率曲线相对于布线电压的非对称性的写入控制。因此，与例如通过向磁化反转存储元件mtj施加固定脉冲宽度的电压来执行磁化反转存储元件mtj的状态改变的情况(例如，上述比较例的情况)相比，可以降低写入错误率。因此，可以提供写入错误进一步减少的信息处理系统。
[0064]
在本实施例中，执行写入控制，其中通过在上述写入操作和上述擦除操作中控制选择元件se的导通时段，使写入电压vw的脉冲宽度(脉冲宽度w1＝wa)和擦除电压ve的脉冲宽度(脉冲宽度w2＝wb)彼此不同。结果，例如，通过执行写入控制，使得写入电压vw的脉冲宽度(脉冲宽度w1＝wa)变得小于擦除电压ve的脉冲宽度(脉冲宽度w2＝wb)，例如，与上述比较例相比，变得可以降低写入错误率。因此，可以提供写入错误进一步减少的信息处理系
统。
[0065]
在本实施例中，在写入时段(第n-1帧时段的消隐时段和第n帧时段的消隐时段之间的时段)期间执行上述写入操作，并且在消隐时段中执行上述擦除操作。此时，例如，通过执行写入控制，使得写入电压vw的脉冲宽度(脉冲宽度w1＝wa)变得小于擦除电压ve的脉冲宽度(脉冲宽度w2＝wb)，例如，与上述比较例相比，可以降低写入错误率，并执行高速操作。
[0066]
在本实施例中，将包括在存储器单元阵列30中的多个存储器单元mc划分为多个组，并且基于包括在每组中的一个存储器单元mc中的磁化反转存储元件mtj的状态(电阻状态)来判断每组是否需要擦除操作(第二状态的写入)。因此，例如，与对存储器单元阵列30中包括的所有存储器单元mc执行擦除操作的情况相比，可以减少浪费的擦除操作并实现低功耗。
[0067]
在本实施例中，为每组设置源极线sl和擦除电路26，该擦除电路26控制在执行上述擦除操作时使用的电压向源极线sl的供应。因此，可以对判定为需要擦除操作(第二状态的写入)的组有选择地执行上述擦除操作。因此，例如，与对存储器单元阵列30中包括的所有存储器单元mc执行擦除操作的情况相比，可以减少浪费的擦除操作并实现低功耗。
[0068]
《第一变形例》
[0069]
[构成]
[0070]
接下来，将描述根据本公开的一个实施例的信息处理系统的第一变形例。图10是图示根据本变形例的信息处理系统中包括的存储器单元阵列和擦除电路的构成的示例的图。
[0071]
如图10中所示，根据本变形例的信息处理系统中包括的存储器单元阵列30包括多个存储器单元mc和擦除电路26。
[0072]
在本变形例中，每个存储器单元mc包括多个磁化反转存储元件。具体而言，每个存储器单元mc包括并行设置的磁化反转存储元件mtj_n和mtj_l以及分别与磁化反转存储元件mtj_n和mtj_l耦接的选择元件nse和lse。
[0073]
例如，磁化反转存储元件mtj_n和mtj_l均为包括磁隧道结的存储元件。磁化反转存储元件mtj_n和mtj_l均包括例如磁化取向固定的固定层、磁化取向可变设置的自由层以及设置在固定层和自由层之间的极薄隧道绝缘膜层。
[0074]
选择元件nse和lse控制流向相应的磁化反转存储元件mtj_n和mtj_l的电流。具体而言，选择元件nse控制流向磁化反转存储元件mtj_n的电流，而选择元件lse控制流向磁化反转存储元件mtj_l的电流。
[0075]
在存储器单元阵列30中，数据被写入由外部地址输入指定的存储器单元mc，并且存储在由地址输入指定的存储器单元mc中的数据被读出。此时，在每个存储器单元mc中，数据的写入和读取是对磁化反转存储元件mtj_n和mtj_l中的一个执行的。存储器单元mc中存储的数据值是通过磁化反转存储元件mtj_n和mtj_l的电阻状态来区分的。例如，如果磁化反转存储元件mtj_n和mtj_l均为高电阻状态，则它被区分为“0”，而如果磁化反转存储元件mtj_n和mtj_l均为低电阻状态，则它被区分为“1”。
[0076]
这里，磁化反转存储元件mtj_n和mtj_l被设置为在特性上彼此不同。具体而言，磁化反转存储元件mtj_n和mtj_l可以被设置为在数据保持特性方面彼此不同。也就是说，磁化反转存储元件mtj_n和mtj_l可以被设置为在自由层的磁化方向的可逆性或固定层和自
由层的磁化方向的保持特性方面彼此不同。例如，磁化反转存储元件mtj_l可以被设置为使得数据保持特性变得低于磁化反转存储元件mtj_n的数据保持特性。
[0077]
磁化反转存储元件mtj_n和mtj_l使得可以通过例如提供彼此不同的元件的形成材料或尺寸中的至少一个或多个来使数据保持特性彼此不同。在这种情况下，磁化反转存储元件mtj_n和mtj_l可以被设置为使得要形成的层的高度变得彼此不同。因此，磁化反转存储元件mtj_n和mtj_l使得可以单独控制形成尺寸或控制保持特性的元件的尺寸。
[0078]
根据本变形例的信息处理系统可以通过控制在数据保持特性方面彼此不同的多个磁化反转存储元件mtj_n和mtj_l中的哪一个存储数据来取决于应用改变存储器单元阵列30的特性。具体而言，由于根据本变形例的信息处理系统可以通过使用具有低数据保持特性且容易写入数据的磁化反转存储元件mtj_l执行数据的写入和读取来以较高的速度和较低的功率操作，因此可以适当地将其用于帧存储器应用等。此外，由于根据本变形例的信息处理系统可以通过使用数据保持特性高的磁化反转存储元件mtj_n存储数据来以较高的非易失性存储数据，因此可以将其用于数据存储应用等。
[0079]
包括在存储器单元阵列30中的多个存储器单元mc被划分为多个组，并且为每个划分的组设置擦除电路26。在根据本变形例的信息处理系统中，基于包括在每组中的预定存储器单元mc(即，奇偶校验位)中的磁化反转存储元件mtj_n和mtj_l的状态(电阻状态)，来判断划分的每一组是否需要擦除操作。对判定为需要擦除操作的一个或多个组共同执行擦除操作(复位操作)。
[0080]
例如，如图10中所示，奇偶校验位线npl0和lpl0以及位线nbl0、lbl0、nbl1和lbl1耦接到构成一组的多个存储器单元mc，并且一条源极线sl0-1耦接到它们。具体而言，奇偶校验位线npl0以及位线nbl0和nbl1耦接到磁化反转存储元件mtj_l，其中磁化反转存储元件mtj_l的数据保持特性低于磁化反转存储元件mtj_n的数据保持特性，而奇偶校验位线lpl0以及位线lbl0和lbl1耦接到磁化反转存储元件mtj_n，其中磁化反转存储元件mtj_n的数据保持特性高于磁化反转存储元件mtj_l的数据保持特性。源极线sl0-1与包括在该组中的每个存储器单元mc的选择元件nse和lse耦接，并与对应于该组的擦除电路26的节点n耦接。
[0081]
擦除电路26包括p型mos晶体管t1和n型mos晶体管t2。p型mos晶体管t1和n型mos晶体管t2彼此串联耦接。p型mos晶体管t1的栅极和n型mos晶体管t2的栅极彼此耦接，并且p型mos晶体管t1的源极和漏极之一与n型mos晶体管t2的源极和漏极之一在节点n处彼此耦接。此外，节点n与源极线sl0-1耦接。
[0082]
结果，在执行复位操作时，擦除电路26可以向源极线sl0-1施加复位操作所需的预定电压(擦除电压vrst(例如，0v))。此外，在执行写入操作和读取操作时，擦除电路26可以向源极线sl0-1施加写入操作和读取操作所需的预定电压(公共电压vdd(例如，1.1v))。
[0083]
[操作]
[0084]
接下来，参照图11至图14，将描述根据本变形例的信息处理系统的示例性操作。图11是图示在正常时间的复位操作中的存储器单元阵列30的操作示例的说明图。图12是图示在正常时间的写入操作中的存储器单元阵列30的操作示例的说明图。图13是图示在存储时间的复位时的存储器单元阵列30的操作示例的说明图。图14是图示在存储时间的写入时的存储器单元阵列30的操作示例的说明图。
[0085]
根据本变形例的信息处理系统可以例如用作帧存储器。根据本变形例的信息处理系统可以在正常操作时间通过将数据写入数据保持特性低的磁化反转存储元件mtj_l来以较高的速度和较低的功率操作。此外，根据本变形例的信息处理系统可以在诸如在睡眠前存储数据时，通过将数据写入数据保持特性高的磁化反转存储元件mtj_n来以较高的非易失性存储数据。在下文中，将详细描述根据本变形例的信息处理系统的操作，而将该操作划分为正常操作时间和存储时间。
[0086]
(在正常操作时间)
[0087]
如图11中所示，在正常时间的复位操作中，擦除电路26的p型mos晶体管t1被控制为处于导通状态，而n型mos晶体管t2被控制为处于断开状态。此外，该组的所有存储器单元mc的选择元件lse被控制为处于导通状态。这使得“1”被写入该组中的所有存储器单元mc的磁化反转存储元件mtj_l。
[0088]
此外，如图12中所示，在正常时间的写入操作中，擦除电路26的p型mos晶体管t1被控制为处于断开状态，而n型mos晶体管t2被控制为处于导通状态。此外，与选择位线lbl1耦接的选择元件lse和与奇偶校验位线lpl0耦接的选择元件lse被控制为处于导通状态。这使得“0”被写入与选择位线lbl1耦接的磁化反转存储元件mtj_l和与奇偶校验位线lpl0耦接的磁化反转存储元件mtj_l。
[0089]
根据本变形例的信息处理系统可以通过参照存储在耦接到奇偶校验位线lpl0的磁化反转存储元件mtj_l中的数据来确定是否向该组的存储器单元mc写入数据。因此，根据本变形例的信息处理系统可以基于存储在与奇偶校验位线lpl0耦接的磁化反转存储元件mtj_l中的数据来确定是否对该组的存储器单元mc执行复位操作。
[0090]
根据以上操作，根据本变形例的信息处理系统可以通过对数据保持特性低于磁化反转存储元件mtj_n的磁化反转存储元件mtj_l执行数据的写入和读取来以较高的速度和较低的功率操作。
[0091]
(在存储时间)
[0092]
如图13中所示，在诸如在睡眠前存储时，在复位操作中，擦除电路26的p型mos晶体管t1被控制为处于导通状态，而n型mos晶体管t2被控制为处于断开状态。此外，该组的所有存储器单元mc的选择元件nse被控制为处于导通状态。这使得“1”被写入该组中的所有存储器单元mc的磁化反转存储元件mtj_n。
[0093]
接下来，擦除电路26的p型mos晶体管t1被控制为处于断开状态，而n型mos晶体管t2被控制为处于导通状态。通过控制存储器单元mc的每个选择元件lse处于导通状态来读取与每个选择元件lse耦接的磁化反转存储元件mtj_l的状态。
[0094]
此后，如图14中所示，在存储时的写入操作中，擦除电路26的p型mos晶体管t1被控制为处于断开状态，而n型mos晶体管t2被控制为处于导通状态。此外，与其中“0”被写入磁化反转存储元件mtj_l的存储器单元mc的位线nbl1耦接的选择元件nse和与奇偶校验位线npl0耦接的选择元件nse被控制为处于导通状态。这使得“0”被写入与位线nbl1耦接的磁化反转存储元件mtj_n和与奇偶校验位线npl0耦接的磁化反转存储元件mtj_n。
[0095]
根据以上操作，根据本变形例的信息处理系统在诸如在睡眠前存储数据时，可以通过将数据写入数据保持特性高于磁化反转存储元件mtj_l的磁化反转存储元件mtj_n来以较高的非易失性存储数据。
[0096]
《第二变形例》
[0097]
[构成]
[0098]
接下来，将描述根据本公开的一个实施例的信息处理系统的第二变形例。图15是图示根据本变形例的信息处理系统中包括的存储器单元阵列部件401的块状构成的示例的图。图16a是图示图15的第一存储器单元阵列41的构成的示例的图，以及图16b是图示图15的第二存储器单元阵列42的构成的示例的图。
[0099]
如图15中所示，根据本变形例的信息处理系统中包括的存储器单元阵列部件401包括多个存储器单元阵列。具体而言，存储器单元阵列部件401包括第一存储器单元阵列41、第二存储器单元阵列42、感测放大器43、列解码器44和字驱动器45。
[0100]
列解码器44和字驱动器45控制第一存储器单元阵列41和第二存储器单元阵列42中要激活的存储器单元。具体而言，列解码器44和字驱动器45基于输入的列地址和输入的行地址，通过选择布置在列方向上的字线和布置在行方向上的位线中的每一个，来激活从第一存储器单元阵列41和第二存储器单元阵列42内选择的存储器单元。
[0101]
感测放大器43确定存储在每个存储器单元中的数据是“0”还是“1”。具体而言，感测放大器43通过确定包括在存储器单元中的磁化反转存储元件的电阻状态来确定存储在每个存储器单元中的数据。例如，感测放大器43在磁化反转存储元件的电阻状态为高电阻状态的情况下可以确定存储的数据为“0”，而在磁化反转存储元件的电阻状态为低电阻状态的情况下可以确定存储的数据为“1”。
[0102]
如图16a中所示，第一存储器单元阵列41包括多个存储器单元mc1。每个存储器单元mc1包括串联设置的多个磁化反转存储元件mtj_l以及控制流向多个磁化反转存储元件mtj_l中的每个的电流的多个选择元件lse。
[0103]
此外，如图16b中所示，第二存储器单元阵列42包括多个存储器单元mc2。每个存储器单元mc2包括串联设置的多个磁化反转存储元件mtj_n以及控制流向多个磁化反转存储元件mtj_n中的每个的电流的多个选择元件nse。
[0104]
这里，包括在构成第二存储器单元阵列42的存储器单元mc2中的磁化反转存储元件mtj_n被设置为在数据保持特性方面高于包括在构成第一存储器单元阵列41的存储器单元mc1中的磁化反转存储元件mtj_l。例如，通过改变元件的形成材料或尺寸中的至少一个或多个，磁化反转存储元件mtj_n可以被配置为在数据保持特性方面高于磁化反转存储元件mtj_l。
[0105]
通过这种构成，可以使构成第一存储器单元阵列41的存储器单元mc1以比构成第二存储器单元阵列42的存储器单元mc2更高的速度和更低的功率执行数据的写入。另一方面，可以使构成第二存储器单元阵列42的存储器单元mc2以比构成第一存储器单元阵列41的存储器单元mc1更高的非易失性存储数据。
[0106]
在这样的存储器单元阵列部件401中，例如，通过以下述方式操作，可以实现更高速度的数据重新写入和数据保持的更高非易失性两者。
[0107]
具体而言，首先，存储器单元阵列部件401将输入的数据临时保持在可在较高速度下操作的第一存储器单元阵列41中。接下来，在通过感测放大器43确定临时保持在第一存储器单元阵列41中的数据之后，存储器单元阵列部件401可以以非易失性方式将确定的数据存储在数据的非易失性更高的第二存储器单元阵列42中。
[0108]
因此，通过提供由包括磁化反转存储元件mtj_l的存储器单元mc1构成的第一存储器单元阵列41和由包括数据保持特性高于磁化反转存储元件mtj_l的数据保持特性的磁化反转存储元件mtj_n的存储器单元mc2构成的第二存储器单元阵列42，根据本变形例的存储器单元阵列部件401可以以更高的非易失性存储数据同时以更高速度实现数据重新写入。
[0109]
尽管已经参照实施例及其变形例描述了本公开，但本公开并不限于上述实施例等，并且可以进行各种修改。在以上实施例中，存储器单元阵列30是stt-mram。然而，在以上实施例中，存储器单元阵列30可以是不同于stt-mram的mram，或者可以是不同于mram的非易失性存储器。
[0110]
应该注意的是，本说明书中描述的效果只是示例性的。本公开的效果不限于本文描述的效果。本公开可以具有除本文所述的效果之外的效果。
[0111]
例如，本公开也可以如下构成。
[0112]
(1)一种半导体存储装置，包括：
[0113]
多个存储器单元，每个存储器单元包括磁化反转存储元件和控制流向所述磁化反转存储元件的电流的第一开关元件；和
[0114]
控制电路，执行基于所述磁化反转存储元件的、写入错误率曲线相对于写入电压的非对称性的写入控制。
[0115]
(2)根据(1)所述的半导体存储装置，其中，所述控制电路执行通过控制所述第一开关元件的导通时段而使wa和wb彼此不同的所述写入控制，其中wa是向所述磁化反转存储元件写入第一状态时的脉冲宽度，并且其中wb是向所述磁化反转存储元件写入第二状态时的脉冲宽度。
[0116]
(3)根据(2)所述的半导体存储装置，其中，当将所述第一状态写入所述磁化反转存储元件时的脉冲为第一脉冲，并且将所述第二状态写入所述磁化反转存储元件时的脉冲为第二脉冲时，所述控制电路在写入时段中向所述磁化反转存储元件输出所述第一脉冲，并在消隐时段中向所述磁化反转存储元件输出所述第二脉冲。
[0117]
(4)根据(2)或(3)所述的半导体存储装置，其中，所述控制电路通过控制所述第一开关元件的导通时段来执行所述写入控制以使wa小于wb。
[0118]
(5)根据(2)至(4)中的任一项所述的半导体存储装置，其中，所述控制电路将所述多个存储器单元划分为多个组，并基于每个组中的单个存储器单元中包含的所述磁化反转存储元件的状态，判断是否需要向每个组写入所述第二状态。
[0119]
(6)根据(2)至(5)中的任一项所述的半导体存储装置，
[0120]
其中，所述多个存储器单元被划分为多个组，以及
[0121]
其中，所述半导体存储装置进一步包括：
[0122]
多条布线，为每个组逐一设置并耦接到每个存储器单元的第一开关元件；以及
[0123]
多个第二开关元件，为每条布线逐一设置，并控制在向所述磁化反转存储元件写入所述第二状态时使用的电压向布线的供应。
[0124]
(7)根据(1)至(6)中的任一项的半导体存储装置，其中，每个存储器单元包括多个所述磁化反转存储元件以及控制流向所述多个磁化反转存储元件中的每个的电流的多个所述第一开关元件。
[0125]
(8)根据(7)所述的半导体存储装置，其中，所述多个磁化反转存储元件在数据保
持特性方面彼此不同。
[0126]
(9)根据(8)所述的半导体存储装置，其中，所述多个磁化反转存储元件被设置为使得形成材料或尺寸中的至少一个或多个彼此不同。
[0127]
(10)根据(9)所述的半导体存储装置，其中，所述多个磁化反转存储元件被设置为使得要形成的层的高度彼此不同。
[0128]
(11)根据(1)至(10)中的任一项所述的半导体存储装置，其中
[0129]
所述多个存储器单元被划分为多个存储器单元阵列，以及
[0130]
每个存储器单元阵列由包括所述磁化反转存储元件的存储器单元构成，该磁化反转存储元件针对每个存储器单元阵列在数据保持特性方面彼此不同。
[0131]
(12)根据(11)所述的半导体存储装置，其中
[0132]
每个存储器单元包括多个所述磁化反转存储元件以及控制流向所述多个磁化反转存储元件中的每个的电流的多个所述第一开关元件，以及
[0133]
包含在同一存储器单元中的所述多个磁化反转存储元件具有相同的数据保持特性。
[0134]
(13)根据(11)或(12)所述的半导体存储装置，其中
[0135]
所述多个存储器单元阵列包括第一存储器单元阵列和第二存储器单元阵列，所述第一存储器单元阵列临时保持输入到所述半导体存储装置的数据，所述第二存储器单元阵列以非易失性方式存储在所述第一存储器单元阵列中临时保持的数据，以及
[0136]
在构成所述第二存储器单元阵列的存储器单元中包含的磁化反转存储元件的数据保持特性高于在构成所述第一存储器单元阵列的存储器单元中包含的磁化反转存储元件的数据保持特性。
[0137]
根据本公开的一个实施例的半导体存储装置，执行基于磁化反转存储元件的、写入错误率曲线相对于写入电压的非对称性的写入控制。因此，与例如通过对磁化反转存储元件施加固定脉冲宽度的电压来执行磁化反转存储元件的状态改变的情况相比，可以降低写入错误率。因此，可以提供写入错误进一步减少的半导体存储装置。注意，本技术的效果不一定限于这里描述的效果，并且可以包括本文描述的任何效果。
[0138]
本技术要求获得2020年4月15日向日本专利局提交的日本优先权专利申请jp2020-072873和2020年11月11日向日本专利局提交的日本优先权专利申请jp2020-188271的利益，这些日本专利申请各自的全部内容通过引用纳入本文。
[0139]
本领域的技术人员应该理解，取决于设计要求和其它因素可以发生各种修改、组合、次级组合和更改，只要它们在所附权利要求或其等同物的范围内。