场效应晶体管组成的集成电路和一种可编程序的只读存贮器的制作方法

专利名称:场效应晶体管组成的集成电路和一种可编程序的只读存贮器的制作方法
本发明是关于集成在半导体片上的逻辑存贮电路的，它有至少一组可抹除的可编程序存贮单元构成的存贮阵列，该阵列由绝缘栅场效应晶体管(MOST′S)所组成的一种控制部件来控制。
不易失的EPROM(可抹除的可编程序只读存贮器)可编程序存贮器和EEPROM(可电抹除的可编程序只读存贮器)型存贮器近来日趋普遍，因为在电子计算机或微处理器中它们具备以一种简单的方式就能编程，抹除和再编程的优点，因此大大增加了引入新程序的灵活性。这类EPROM或EEPROM通常是在半导体片上集成的，多数是与更多的算术部件和控制部件在一起的，后者均为计算机或微处理器的组成部份。
在EPROM或EEPROM上编程，通常需要一个比在半导体片上其余元件运行电压高很多的运行电压，即以略低于构成EPROM或EEPROM半导体区的半导体结反向工作(结击穿)状态时的击穿电压。
为了使编程电压适应其余的半导体元件，尤其是对那些选用作一定得加上一个正确编程电压的存贮单元的半导体元件，可以使用具有较长沟道长度的场效应晶体三级管，事实上沟道长度越长源/漏击穿电压越高。具有10微米沟道长度的场效应晶体管都能承受一个20伏的源极与漏极之间的电压，当沟道长度为2.5微米时，这个电压可降到低于10伏，但是，不幸的是使用具有大的沟道长度的场效应晶体管会影响开关速度，这正是不希望的。
本发明的目的在于提供前面提到的那种集成的存贮电路，其中尽管需要一可对存贮矩阵编程的高编程电压，但为了不影响存贮电路的读出速度，还采用了具有(从击穿电压与相应的编写电压看来)较小的沟道长度的晶体管。
根据本发明，前面所述的一集成存贮电路的特点是控制部件包括
编程装置，用于给所说存贮矩阵加上一个编程电压，这个编程电压比数个导通状态下的场效应晶体管源与漏之间击穿电压高，但却低于截止状态时的击穿电压。开关装置用于产生和/或保持控制部件中场效应晶体管的电流截止状态，同时保留管子中的逻辑信息。
在本发明中利用了场效应晶体管截止时的源/漏击穿电压远比导通时要高出许多这一效应。
利用这些措施的组合一方面能有高的读出速度，而另一方面能使逻辑信息，尤其是用于场效应晶体管存贮部分的选择和一数据信息在这些晶体管处于不导通状态时也能保存下来。那些需承受高存贮编程电压的晶体管在编程周期内应处于不导通状态，也不应改变其所表示的逻辑信息。这就要求一种相应的写/抹逻辑电路和缓存器，用于保留编程周期间的逻辑信息。当加上编程电压之后，必须将该信息与相对高的编程电压保留(例如在双稳态电路中)同样长的时间。即使在该时间内某种干扰信号(地址数据和/或控制信号)发生变化时，该状态也必须保留。
从前述可清楚地看见，所述的发明也可能用于不易失读/写存贮器之中(不易失RAM)，这是因为在此类存贮器中亦使用了可编程的晶体管。
除了用于快速电路之外，该方法还有其他优点，即在编程周期内外部总线(数据或地址总线)可随意操作别的电路或准备下一周期时的信息。
现在将通过例子并参照附图对本发明作具体介绍，其中
图1至4为本发明所用一集成电路的电路图及电压-时间波形。
图5为电路图。
图6为实现本发明相应的电压-时间波形图，以及
图7为一探测有无编程电压的电路
图1至4与先有未公开的荷兰专利申请83，04256号的图5至8是一致的。该申请于1983年12月9日申请。为了清楚地理解本发明，首先考虑具有EEPROM的逻辑电路。
图一列出EEPROM存贮器部分电路以及与它一起的部分输入/输出电路。存贮单元都是成组的，例如以所示的M11…M18，MN1…MN8，M19…和MN，…按8位(字节)方式组合起来。每个存贮单元含有一存贮晶体管T1，用带箭头的符号代表其浮动栅极，该晶体管用于将其栅极短细小隧道氧化层与该晶体管的漏区偶合。存贮器晶体管的漏区与选择晶体管T2相连接，T2的栅极与字线(14，1)…(14，N)相联，由反相器23来驱动，反相器的输出能达到一高的电压(HV)。后面会介绍这些反相器的结构。通过晶体管T3将晶体管T1的源区统统接地。靠T3方能将一浮动电位加到存贮晶体管的源上。
通过场效应晶体管T4、T5、T6……将(垂直的)位线12，1……12，8和12，9……接到读出线S0…S7上去。晶体管T4、T5、T6……的栅极分别接至Y选择线Y1和Y2等之上，分别再由反相器24，1和24，2等来推动它们。
通过由字线14驱动的晶体管T7和曲线Y1、Y2驱动的晶体管T8一字节中存贮单元所共有的栅极20，1…20，N，均接至P/E线上。
将读出线S0…S7都接到输入/输出块10上去。为了清楚起见在图1中只画出将部件10连到了S0的部分，部件10包括一作为其输入的与非门(NON-AND Sate)其输入端上可加写信号W和数据D。门25的输出接至反相器26，通过它便可将一个高电压加到线S0上去并可将一控制信号加至块27上，块27上向S0供给一低的读出电压Vc。线S0还与用于读取存入信息的电流探测电路28的输入端相联。如果需要，可将读取电压发生器27和电流探测放大器28结合在一公共的电路中。
线P/E与块29相联。它包括有一第一反相器30，该反相器的输入端上有一抹除信号E，反相器30的输出端与第二个反相器31相联，这样便将一高电压HV加至线P/E上。此外，反相器31还接至电压发生器32，根据反相器30所供的输出信号使可通过电压发生器32将读出电压Vc加至线P/E之上。
这里所介绍的存贮器一般都是用电荷泵或电压倍增器来产生所需的编程和/或抹除高压(20左右)的。这对使用普通G-MOS逻辑电路的用户来说是个优点，因为该电路仅需5伏电源电压。因此，对反相器23，24，26以及31都要求特殊的缓冲级使其能承受通过的从正常的逻辑电压(对C-MOS而言为0至5伏)直至一个极高的编程电压。这些缓冲器不从或主要不从电荷泵中提取直流电流。
图2列出高压缓冲器的电路图，它用于在没有直流流动时传送从低到高的电压。根据C-MOS工艺构成的缓冲器连至工作于低电源电压VCC的反相器35。反相器35是个普通的C-MOS反相器，它有一个其源极被接至电源VCC的P沟道晶体管和其个其源极与地相连n沟道晶体管。反相器35的输出C被接至某个反相器的输入端(点A)，该反相器有一个其源极与地相接的n沟道晶管T36和一个其源极与B点相接的P沟道晶体管T37。加到B点的电压可在VCC和VH之间变动(图3)。输出信号可从输出端38上取得。输出端38的输出通过P沟道晶体管T39反馈到结A以使在运动时防止直流电流流经反相器36，37。为了进一步防止电流从A点经反相器35流出(该点由晶体管T39升至一高电压VH)，在A点与反相器35的输出C之间接有一个其栅极41接至VCC的n沟道晶体管T40。
为了进一步解释图2中所示缓冲器的操作原理，图3中列出一加在电路各点上电压时间图。曲线a代表B点处的电压，曲线c代表反相器35输出端C的输出电压，曲线b代表输出电压。例如，在图3中是从反相器输出VCC电压(逻辑1)并将低电源电压VCC加至B点的状态开始的。因为T39是导通的(点38处为0伏)所以晶体管T40截止并且点A处电压为VCC。t0时反相器35的输出信号降至地电位。由于晶体管T40是导通的，点A亦被接地(假定仍处于导通的T39很小，故有一高电阻)，其结果T36截止而P沟道晶体管T37成为导通。当输出端38处的电压增至VCC时T39截止。t1时B点的电压从VCC增至VH(例如20伏)，输出端38通过导通的晶体管T37充电至VH。如果其后(于t2时)VH。如果其后(于t2时)VH再次降至VCC则输出电压亦降至VCC。t3时反相器35的输入信号降至0伏，结果反相器35的输出C增至VCC，结A处的电位增至VCC-VTH，其中VTH代表T40的门限电压。接着晶体管T37截止或几乎完全截断，而晶体管T36处于导通，因此输出端38的电位下降，继而P-沟道晶体管I39导通并对A点再次充电进至VCC，其时T40和T37均完全截止。如果此时B点的电压需通过电荷泵再次增至VH，则通过晶体管T3，亦将点A充电充至VH，T37源栅之间的电压差Vgs仍比该晶体管的门限电压低，因此这个晶体管不能导通。与此同时，晶体管T40的Vgs也保持在门限电压以下，所以没有电流能从B点或经晶体管I39或经T40流至反相器35。这样，晶体管T39的反馈信号便阻止了直流电流流经缓冲器。
反相器23和24可由图2所示的一缓冲器组成。在这种情况下反相器35可用与非门(NAND)、或非门(NOR)或其它外设电路中的C-MOS逻辑块来代替。
图4列出反相器26和读电压源27的电路图，在本实施例中，该电源是与测电路28组合在一起，以块50的形式出现。图4中用虚线所勾出的块50的部分与1980年6月3日由I、E、E、E出版的固体电路杂志卷SC-15中第311页至315页(I、E、E、E Journal of Solid State Circuits，Vol.SC-15，Nr.3，June 1983，PP.311/315)由B·格贝尔所著题为“使用C-MOS存贮单元的8K EEPROM”(An 8K EEPROM Using the Simos Storage Ccll一文中所述的读取放大器是同类型的电路，尤其是图6及有关的说明更是如此。该放大器包括一个n沟道输入晶体管T12，其源接地而栅G12与线S0……S7中之一相连。T12的漏极通过负载晶体管T13连至电源线VCC。在这种情况下T13为-P沟道晶体管，然而如同前述提及的出版物中所述那样，同样也可以用一个n沟道的晶体管或电阻来替换管T13的。T13的栅极接至一固定电压。放大器(反相器)T12，T13的输出端D被接至二个串连n沟道晶体管T14，T15栅极。T14的源极接至T12的栅极G12，而T14的漏极与T15的源极相连T15的漏极被接至电源线VCC。T14和T15之间的结E与作为电阻使用的晶体管T16的漏极相联，其栅极接至某个固定电位，而其源极则与电源线VCC相接。除了这里所用的P沟道晶体管外，如上述出版物所示的那样，也可用一其栅极接至VCC的n沟道晶体管来代替它。
有关包括T12-T16晶体管电路的工作原理可参考B·格贝尔的文章。该原理主要是基于当被读的单元处在截止状态时，所需的电源需低到使后者能由T16完全供电而不会在晶体管T16的源和漏极之间引起明显电压降，并经T14至连线Si。当被读的单元处于导通时，它需一个高电流，此时栅极G12处的电压随之下降，并被反相再通过连接点D将其传至T15的栅极，结果使该晶体管导通，保持栅极G12和连线Si的电压恒定于所需电压Vc(由不同大小的晶体管来决定)的额外电流可由T15供给。
用T19，T20组成的反相器能检测发生在结E处的电压变化，其中T19为一n沟道晶体管其源极接至地(负电源线)，T20为一P沟道晶体管其源极接至电源线VCC。T19和T20的漏区都被接送输出端F，并从该端取得输出信号。
图1中的缓冲器(反相器)26和31均由图4中电路51来表示。缓冲器与图2中所示缓冲器的输出级是不同的;在图2中P沟道晶体管T27被插在输出与n沟道晶体管T26之间。这个晶体管必须确保当控制信号K经T30供给达到5伏时，与线Si相连的缓冲器的输出H不会放电至0伏。事实上当输出H放电放至T27的Vg小于其门限电压时，T27就截止而输出端H处的电压就由块50来决定了。
图5示意地画出了决定写/抹周期的部分控制部件的电路图，而图6为主要信号的波形图。在这两图中，SW表示指示编程周期(写或抹周期)始于何处以及该周期持续多长时间(SW＝“I”意即编写程序)。VH是高压电源线，而L则是控制信号，用于将存贮器控制部件中的场效应晶体管引入或保持在电流非导通的状态以及保留其逻辑信号(L＝“1”即信息保留)。块1包括高压发生器(即通常熟知的电荷泵)和开关，该开关在信号SW＝0时连接VH和VCC。发生器和开关均受控制信号P(P＝“0”即泵起作用，开关打开)。块2表示一探测电路，当VH线上电压比电源电压VCC高时该电路给出一个信号HV＝“0”，其持续为“低”(0)的时间从波形图(图6)一看就清楚。因为在存贮器中有高电压时不允许开关动作所以必须将逻辑信息保留下来。如果需要的话，则在该电路中的两个反相器I可以用若干逻辑门和/或反相器来替换，因此在电路其余部分中的延迟能得到补偿，或可让其他信号参加该控制部分的操作。
经NAND门3由P和HV产生信号L，避免了有高电压时切换高压部分中的晶体管，然而在块1和2本身中是不可能的(图5)。因为高、低电压都必须以较低的速率进行升、降，此时不要要高的切换速度，晶体管的通道长度也可能做得长些。还有在这种情况下高电压能分布到若干个MOS晶体管上(MOST′S的级联)因此每个晶体管只有一个较小的源/漏电压。图7中给出了一个例子，其中所示的为一用于探测电路70(图5中的块2)的电路图。
因此，从上述介绍中可看到在编程周期内是如何同时将编程信号VH(图4)加至存贮器晶体管T1上去的(图1)并保证将缓冲器中逻辑信息保留下来，虽然使那些在缓冲器中的相应晶体管处于电流截止状态。基于这个目的，将控制信号L加至地址缓冲电路100，该电路根据收到的地址通过地址译码电路控制高压缓冲器HV(图1和图2)。信号L防止将任何内部地址变化传至输出级T36和T37(图2)，因此后者是处于电流截止状态并将该状态保留到有编程电压时为止。同样，信号L被加至数据输入缓冲电路200上，该电路向NAND门25(图1)的数据输入端D提供数据。只要有L信号存在，就不会有任何数据变化加至NAND门25，它使反相器26的输出级处于电流截止状态并保留该状态。这类受控地址和数据输入缓冲电路都是众所周知的(地址和数据锁存缓冲电路)，因此无须进一步说明了。
图7中所示的探测电路包括有一串连连接的二个N-MOS晶体管T71和T72和一个P-MOS晶体管T73，晶体管T73的源极接至高电压VH。将T73的栅接至T72的栅极，T72是与电源线VCC相联。T71的栅极收到经反相后的写/抹信号P(＝SW)。只要信号P为“高”(1)，T71和T72都将导通，而T73截止。因为线VH的电位等于VCC(线VH-经由信号P控制连至该处，并且电荷泵不工作)，就象该晶体管栅极的电位一样。由晶体管T74和T75组成的C-MOS反相器的输入76接收一“低”(0)信号时它的输出信号HV将是“高”(1)的。
当信号P变为“低”(0)，意即将电荷泵(图5中块1)通过，T71截止。此时线VH的电位开始上升，从而使T73当线VH的电位超过VCC+｜VTP｜的值时导通(VTP是T73的门限电压)。然后通过反相器T74-T75将输入端76的“高”信号反相，这两个晶体管也将“低”信号HV加至图5所示的NAND门3上去。应该注意到只要T72和71之间的结被充电超出了电位VCC-｜VTN｜，T72马上就不再导通(VTH是T72的门限电压)。当编程周期结束后，信号SW过渡到“0”而P过渡到“1”从而使电荷泵停止工作(图5中的块1)。导体VH处的高电压将由经所说的以晶体管形式的开关放电而下降(图6)，该晶体管由信号P控制并将导体VH与电位端VCC相联。
只要信号P为“高”(“1”)，T71和T72马上就导通。由于T73仍处于导通态VH仍将能通过T73、T72和T71进行放电。现选择的晶体管T73的宽/长要比晶体管T71和T72串联构成的宽/长比大得多，所以点76处的电位基本上不低于VH处的电位，因而，点76将继续输出一个“高”信号而HV仍保持“低”信号。
当VH处的电压降到VCC+｜VTP｜左右时，点76的电位马上下降，这是因为一方面经T73另一方面又经T71和T72分压后使其降至使反相器T74，T75转换，而信号HV再一次变“高”(“1”)。信号L将再次变低。并重新将地址和数据(用于读周期中)的变化存入存贮器。VH处的电压已降至低于晶体管的击穿电压(在导电状态时)。现在VH处的电压再将降至VCC，一旦VH低于VCC+｜VTP｜，T73马上就进入截止状态。
虽然在前面的例子中介绍了一种由互补晶体管组成的存贮器电路，本发明的原则还可应用于只利用一种导电型晶体管的存贮器电路之中。
权利要求
1、一集成在半导体基片上的逻辑存贮电路，它具有至少一个可抹可编程序的存贮单元矩阵，该矩阵受控于由绝缘栅场效应晶体管(MOST′S)构成的控制部件，特征为编程装置，用于将一个编程电压加到所述的存贮矩阵上去，该编程电压高于多个处于电流导通状态下的场效应晶体管源漏极之间的击穿电压，但低于其电流截止状态时的击穿电压。以及转换装置，用于产生和/或保持场效应晶体管于电流截止状态，同时将它们的逻辑信息记录下来。
2、权项1所述的电路中的控制部件包括一执行逻辑操作的选择部件，它选出正确的存贮单元以便供给一编程电压，该电路的特征为在编程装置将编程电压输至选中的存贮单元的周期内，转换装置将选择部件中的晶体管保持于电流截止状态，虽在电流截止状态，选择部件还包括保留现有逻辑信息的装置。
3、权项1或2所述的存贮器集成电路，其特征为存贮电路是由互补绝缘栅场效应晶体管组成。
专利摘要
通道较短的场效应晶体管可望用于执行高速的逻辑操作。然而，它们不能承受起(E)EPROM必须运行的较高的编程和抹除电压。在编程周期内上述场效应晶体管均被保持在电流截止状态，其时正好通过逻辑操作将取得的信息记录下来，但是“快”晶体管却可承受所谓的较高电压。
文档编号G11C17/00GK85101045SQ85101045
公开日1986年10月29日 申请日期1985年4月1日
发明者卡皮恩斯, 哈蒂格林 申请人:菲利浦光灯制造公司导出引文BiBTeX, EndNote, RefMan