专利名称：高密度掩模式只读存贮体的制作方法
技术领域：
本发明是关于一种高密度掩模式只读存贮体。包括许多记忆区间，再利用区间选择技术选择特定区间，故降低了位线负载，因而减少消耗功率、提高读取速度，另外，构成区间选择开关的金属氧化物场效应晶体管共用栅极，因此大大提高集成密度。
对于只读存贮体的发展，最要紧的是高读取速度、低消耗功率以及高容量，其中尤以高速与高容量最受重视，成为追求改进的主要发展方向。然而，因为线路与布局有密切的关系，通常线路的设计会影响到布局，亦即影响到集成化密度，故如能创新线路改善存贮体的性能，同时又能节省元件装置面积，提高密度，则为设计者所追求的目的。
在现有高密度的只读存贮体中，由于有时迁就布局，导致存贮体的性能变差，例如集成电路上的金属连线必须弯曲绕行，或为了改进性能而加入其它附加线路使得整体趋于复杂且集成密度降低，形成浪费，在实践中，这两种问题都限难解决。
本发明的主要目的即在改善上述现有技术的缺失，提供一种高速、高密度及低消耗功率只读存贮体，特别是利用区间选择技术，并且优良布局节省线路面积的掩模只读存贮体。
本发明高密度掩模式只读存贮体包括存贮区间，每一区间由许多存贮单元晶体管组成；
区间选择线路，是由许多金属氧化物场效应晶体管构成，每三个金属氧化物场效应晶体管形成一选择开关单元；位线金属连线，藉由接触窗及开关用的晶体管连接各区间；虚拟地线金属连线，藉由接触窗及开关用的晶体管连接各区间；字线多晶硅导体，控制存贮单元晶体管的栅极；局部连线N埋层，作为存贮单元晶体管的源极或栅极及连线；区间选择多晶硅导体，控制区间与位线、虚拟地线之间的导通与否。
本发明由于包括许多记忆区间，再利用区间选择技术选择特定区间，故降低了位线负载，因而减少消耗功率、提高读取速度，另外，构成区间选择开关的金属氧化物场效应晶体管共用栅极，因此大大提高集成密度。
图1是现有的只读存贮体线路图。
图2是现有的只读存贮体线路图。
图3是本发明的只读存贮体的线路图。
图4是本发明的只读存贮体的布局图。
图1所示是目前已有的只读存贮体的设计，可以见到其中有特别用线框住以示区别的存贮数据区(ROM DATA AREA)，此线路中也采用了区间选择技术，例如在存贮数据区旁配置的M10、M11、M12及M13四个晶体管，即是为达成区间选择功能而设。此线路最大缺点在于，其位线(BIT LINE)与虚拟地线(VIRTUAL GROUND)在布局上必须弯曲，是典型线路影响布局的实例；此外，M10、M11、M12、M13等元件是利用传统LOCOS制造工艺，较耗费面积。
图2所示也是目前常用的设计，它将图1线路中金属连线必须弯曲的缺点改善了，但是得额外加入左、右(R、L)的选择线路才能达到正确解码，仍为不便。
图3为本发明的线路图，可以明显看到位线(BIT LINE)与虚拟地线(VIRTUAL GROUND)为直线型，不必如图1所示情况加以弯曲，也没有图2所示的外加左右选择线路。在本发明中，区间选择线路亦位于存贮数据区(ROM DATA AREA)如所示区块(BLOCK A，B)旁，由区间选择(BLOCK SELECT)S0、S1、S2、S3选定一个区间，以构成选择开关的晶体管(MA～MD、M0～M4、M9～M13)决定取得数据，详细观察其内部1、位线金属连线，藉由接触窗(CONTACT)及开关用的晶体管连接各区间；2、虚拟地线金属连线，藉由接触窗及开关用的晶体管连接各区间；3、字线多晶硅(POLY-SILICON)导体，控制存贮单元(MEMORYCELL)晶体管的栅极；4、局部连线(LOCAL INTERCONNECTOR)N埋层，作为存贮单元晶体管的源极或栅极及连线；5、区间选择多晶硅导体，用来控制区间与位线、虚拟地线之间的导通与否；6、P离子植入(CODE IMP)，用来调整晶体管的截止电压(THRE-SHOLD VOLTAGE)，使晶体管在正常运作下为不导通。
在本发明中，读取数据(DATA)的方式是先选择一个区间(BLOCK)，即某一条区间选择线(BLOCK SELECT)为高电位，其余为低电位，然后一条字线(WORD LINE)为高电位，如此就可将数据透过位线(BIT LINE)送出。以实例说明如下，仍参考图3的线路(1)S0＝HIGH，S1＝S2＝S3＝LOW；W0＝HIGH，W1～W15＝LOW；BIT0与VG0分别为选择的位线及地线；此时，S0＝HIGH，L1、L2与BIT0连接导通；L3、L4与VG0连接导通；W0＝HIGH，M5的漏极(DRAIN)经由L2、M1、MB与BIT0导通，M5的源极(SOURCE)经由L3、MA与VG0导通；于是，M5所储存的数据即可顺利取出。
(2)S1＝HIGH，S0＝S2＝S3＝LOW；W1＝HIGH，W0，W2～W15＝LOW；BIT0与VG0分别为选择的位线及地线；此时，S1＝HIGH，L0、L1与BIT0连接导通；L2、L3与VG0连接导通；W1＝HIGH，M8的漏极(DRAIN)经由L1、MC与BIT0导通，M8的源极(SOURCE)经由L2、M11、MD与VG0导通；于是，M8所储存的数据即可由BIT0顺利取出。
图4所示为本发明的线路的布局图，注意左边BIT0附近，构成选择开关的晶体管MB、M0、M1共用栅极，节省元件在晶片上所占面积，其它构成选择开关的晶体管也是相同情况，因此，提高了装置密度。
综上所述，本发明巧妙利用区间选择技术，不但降低位线上的负载，提高读取速度；同时亦利用布局的改良节省元件面积，提高集成密度；更因为平坦式离子植入绝缘的制造工艺而能有效地提高其功能。
权利要求
1.一种高密度掩模式只读存贮体，包括存贮区间，每一区间由许多存贮单元晶体管组成；区间选择线路，是由许多金属氧化物场效应晶体管构成，每三个金属氧化物场效应晶体管形成一选择开关单元；位线金属连线，藉由接触窗及开关用的晶体管连接各区间；虚拟地线金属连线，藉由接触窗及开关用的晶体管连接各区间；字线多晶硅导体，控制存贮单元晶体管的栅极；局部连线N埋层，作为存贮单元晶体管的源极或栅极及连线；区间选择多晶硅导体，控制区间与位线、虚拟地线之间的导通与否。
2.如权利要求1所述的掩模式只读存贮体，其中区间选择线路的金属氧化物场效应晶体管受P离子植入，调整晶体管的截止电压，使晶体管在正常工作条件下为不导通。
3.如权利要求1所述的掩模式只读存储体，其中区间选择线路中，每一选择开关单元的三个金属氧化物场效应晶体管共用同一栅极。
全文摘要
一种高密度掩模式只读存贮体(MASK ROM)的解码线路与布局改良，其中使用并联式的架构(NOR TYPE)，包括许多存储区间，利用区间选择线路(BLOCK SELECT)先选择一个区间，再以字线(WORD LINE)选定数据，由位线(BIT LINE)将数据送出，而构成区间选择开关的金属氧化物场效应晶体管(MOSFET)共用栅极(GATE)，因此大大提高了集成密度及读取速度。
文档编号G11C17/00GK1115107SQ9410784
公开日1996年1月17日 申请日期1994年7月11日 优先权日1994年7月11日
发明者龚执豪 申请人:凌阳科技股份有限公司