专利名称：存储器试验装置的制作方法
技术领域：
本发明涉及一种存储器试验装置，该存储器试验装置对并行输入/并行输出型存储器和串行输入/串行输出型存储器都可以进行试验，能够区分试验结果中不良单元的位置并存储，且进行不良解析。
一般的存储器具有其数量同写入数据的位数对应的输入端子、其数量同读出数据的位数对应的输出端子、以及其数量同地址信号的位数对应的地址端子。向这些多个输入端子及地址端子提供并行数据及并行地址信号且存储到存储器中，将并行地址信号提供给地址端子后，将这些存储的数据从多个输出端子作为并行数据读出。即，是并行输入/并行输出型存储器。另外，一般地说，地址端子是通用的。
在存储器试验装置中，读出的并行数据在逻辑比较器中同并行的期望值数据进行逻辑比较，其结果的并行失效数据被提供给不良解析存储器，将试验后的存储器的不良单元的位置存储到不良解析存储器的相对应地址的单元位置。存储在该不良解析存储器中的不良单元的位置信息及个数，被用于已进行试验的存储器的不良解析等。
近些年，开发了使端子数尽可能少的存储器。这种形式的存储器，在存储器的内部设有在该技术领域称作扫描(SCAN)链的移位寄存器组，该移位寄存器组的最前的寄存器的输入端子和最后的寄存器的输出端子被引出到外部，从该输入端子将地址信号和应写入的数据作为串行信号而输入，并按顺序送入到移位寄存器组的输入侧寄存器中。把这样串行输入的输入数据从输入侧寄存器中并行取出，并按每个地址存储到储存器中。这些存储的数据被并行读出，并作为并行信号而取入到移位寄存器组的输出侧移位寄存器中。通过使移位寄存器组进行移位动作，被取入的该并行数据作为串行信号、从移位寄存器组的最后的寄存器的输出端子中取出。
通过使串行输入/串行输出型的存储器具有上述结构，能够尽可能地减少存储器的端子数量。
图4表示一种上述形式的串行输入/串行输出型存储器的内部结构。用标号12表示作为被试验存储器的串行输入/串行输出型存储器的整体。该被试验存储器12包括内藏的存储器单元阵列12A和被称作扫描链的移位寄存器组。该存储器单元阵列12A在该例子中设有4个输入端子T0～T3和4个输出端子T4～T7，因此，相对应地，移位寄存器组具有如下结构串联连接输入侧的4个移位寄存器R0～R3和输出侧的4个移位寄存器R4～R7，把最前面的移位寄存器R0的输入端子作为外部输入端子IN而引出，把最后面的移位寄存器R7的输出端子作为外部输出端子OUT而引出。
从外部输入端子IN输入的串行数据被送到串联的输入侧的4个移位寄存器R0、R1、R2、R3中，并临时存储到各移位寄存器R0～R3。然后，根据写入信号从各移位寄存器R0～R3、经过4个输入端子T0～T3、作为并行信号而写入到存储器单元阵列12A中，并存储。
根据读出信号从存储器单元阵列12A的4个输出端子T4～T7并行读出的输出数据，被临时存储在对应的输出侧移位寄存器R4～R7中。通过使移位寄存器R4～R7进行移位动作，这些存储在移位寄存器R4～R7中的读出数据被转换成串行数据，由外部输出端子OUT作为串行信号输出。
这样，是串行输入/串行输出型存储器的时候，输入端子及输出端子有1个就可以，因而能够大幅度地减少端子数量。
图5表示对串行输入/串行输出型存储器和并行输入/并行输出型存储器都可以进行试验的现有的代表性存储器试验装置的概略电路结构。该存储器试验装置包括产生规定的试验图形(パタ-ン)信号、地址图形信号、期望值数据信号等的图形发生器11，对从被试验存储器10中读出的输出数据和由图形发生器11供给的期望值数据进行逻辑比较的逻辑比较器13，失效多路转换器(フヱイルマルチプレクサ)14，不良解析存储器15，以及地址选择器16。
图形发生器11具有地址图形信号的输出端子群11A、试验图形信号的输出端子群11B和期望值数据的输出端子群11C，在被试验存储器10为并行输入/并行输出型存储器时，分别由这些输出端子群11A、11B、11C各自输出并行的地址图形信号、并行的试验图形信号、并行的期望值数据信号。
从被试验存储器10读出的输出数据被输入到逻辑比较器13一侧的输入端子群13A。从图形发生器11将期望值数据提供给逻辑比较器13的另一侧输入端子群13B，在该逻辑比较器13中对来自被试验存储器10的输出数据和来自图形发生器的期望值数据进行逻辑比较。
当两个数据一致时，逻辑比较器13输出表示所述存储器单元良好的合格(PASS)信号(通常为逻辑信号“0”)；当两个数据不一致时，输出表示所述存储器单元不良的失效(FAILURE)信号(通常为逻辑信号“1”)，作为失效数据。失效数据被输送到失效多路转换器14，由该失效多路转换器14将来自被选择的被试验存储器10的端子的失效数据输入到不良解析存储器15中，该失效数据被存储在与被试验存储器10的不良单元相同的地址中。失效多路转换器14选择把失效数据存入不良解析存储器15的每个位上的被试验存储器10的端子。另外，从图形发生器11输出的地址图形信号被提供给被试验存储器10，同时，通过地址选择器16还提供给不良解析存储器15，所以，能够把失效数据存储到与被实验存储器10的不良单元相同的不良解析存储器15的地址中。
下面就地址选择器16和失效多路转换器14的功能进行说明。
存储器试验装置应该能够试验各种存储容量的存储器，因此，被试验存储器10的存储容量不是固定的，对小容量的存储器到大容量的存储器都可以试验。对此，不良解析存储器15的存储容量由存储器试验装置的型号决定，并固定。所以，也可以出现不良解析存储器15的存储容量小于被实验存储器10的存储容量的情况。
为了即使在这样的情况下也能存储试验结果，应该由失效多路转换器14选择应存储到不良解析器中的被试验存储器10的输出端子。即，可以只把从确定的被试验存储器10的输出端子输出的逻辑比较结果输入到不良解析存储器15中。因此，为了使地址范围和被选择的被试验存储器10的端子范围一致，即使在地址选择器16中也选择地址信号的位，并确定地址的区域。
以上说明的是对普通的并行输入/并行输出型存储器进行试验时的动作。下面就对串行输入/串行输出型存储器进行试验时的动作进行说明。
在试验串行输入/串行输出型存储器的情况下，图形发生器11从各输出端子群11A、11B、11C中的各1个输出端子中输出串行的地址图形信号、串行的试验图形信号、以及串行的期望值数据信号。
逻辑比较器13对从被试验存储器10输出的串行数据和串行的期望值数据进行逻辑比较，其逻辑比较结果(失效数据)通过失效多路转换器14输入到不良解析存储器15中。因此，该失效数据是串行信号。该串行的失效数据作为来自由失效多路转换器14所选择的被试验存储器一个端子的数据，被提供给不良解析存储器15的一个输入端子。
从图形发生器11的地址信号输出端子群11A中的一个端子输出的串行的地址图形信号，根据需要，在地址选择器16中通过串行(串)-并行(并)转换而变换成并行信号，该并行地址信号被提供给不良解析存储器15的地址输入端子，访问不良解析存储器15地址。
如上所述，利用现有的存储器试验装置对串行输入/串行输出型存储器进行试验时，失效数据以串行信号的形式直接提供给不良解析存储器15，该串行失效数据被写入到不良解析存储器15的各地址的1位的存储单元中，所以，产生不能对发生不良位(bit)的位置(存储器内的单元位置)进行确定且存储的缺陷。
总之，由于在时间系列方向上相连的多个位的串行失效数据，按顺序被存储在1位存储单元中，所以会产生即使写入表示不良的逻辑“1”，也不能确定在哪一位上发生了失效的缺陷。因此，对串行输入/串行输出型存储器进行试验、并确定其不良位置的的操作时间较长。
本发明的目的在于提供一种能够对并行输入/并行输出型存储器和串行输入/串行输出型存储器两者都能进行试验的存储器试验装置，即使在对串行输入/串行输出型存储器进行试验的情况下，也能够在不良解析存储器中确定并存储发生不良情况的位。
为了实现上述目的，本发明涉及的存储器试验装置包括图形发生器，向并行输入/并行输出型的被试验存储器输出并行的地址图形信号、并形的试验图形信号、并形的期望值数据，向串行输入/串行输出型的被试验存储器输出串行的地址图形信号、串行的试验图形信号、串行的期望值数据；逻辑比较器，对被试验存储器的输出和由所述图形发生装置供给的期望值数据进行比较；失效多路转换器，从失效数据中选择并取出所需的位数据，所述失效数据表示从所述逻辑比较器输出的被试验存储器的不良单元位置；不良解析存储器，存储由所述失效多路转换器取出的失效数据；位选择器，被插入在所述失效多路转换器与不良解析存储器之间，在对所述串行输入/串行输出型的被试验存储器进行试验时，将从所述失效多路转换器输出的串行失效数据变换成按各个位地址分开的失效数据，并存储在所述不良解析存储器中。
在一个较佳实施例中，所述位选择器包括同在1个试验周期内设定在时间轴方向上的地址数量相等的多个与门；对应数量的多个一致检测电路以及用于在这些一致检测电路上设定位(bit)位置的对应数量的多个位选择器·寄存器。
另外，在对串行输入/串行输出型存储器进行试验时，所述失效多路转换器也可以从所述逻辑比较器的多个输出端子中选择同被试验存储器的输出端子对应的端子作为输入端子，并将所选择的输入端子连接在所述失效多路转换器的多个输出端子上。
此外，还可以包含选择应写入失效数据的所述不良解析存储器之输入端子的地址选择器，从所述地址选择器向所述一致检测电路，提供附加在来自被试验存储器的读出输出数据中的时间轴方向的位地址。再者，在所述位选择器·寄存器中，可以预先设定附加在来自被试验存储器的读出输出数据中的时间轴方向的位地址。
因此，根据本发明，即使在对串行输入/串行输出型存储器进行试验的情况下，也能够在不良解析存储器中存储不良单元的位置。由此，具有即使对串行输入/串行输出型存储器也能够解析不良单元位置的优点。
附图的简要说明如下
图1是表示本发明涉及的存储器试验装置的一个实施例的方框图；图2是详细表示图1所示存储器试验装置主要部分的结构的方框图；图3是用于说明图2所示的主要部分的动作的时序图；图4是用于说明串行输入/串行输出型存储器的一个示例的内部结构的构成图；图5是表示对串行输入/串行输出型存储器和并行输入/并行输出型存储器都能够进行试验的现有存储器试验装置的一个示例的方框图。
图1是表示本发明涉及的存储器试验装置的一个实施例的方框图。另外，为了简化说明，同图5相对应的部分、元件使用相同的标号，只要没有必要就省略这些说明。本实施例的存储器试验装置也包括产生规定的试验图形信号、地址图形信号、期望值数据信号等的图形发生器11，对从被试验存储器10读出的输出数据和从图形发生器11供给的期望值数据进行逻辑比较的逻辑比较器13，失效多路转换器14，不良解析存储器15和地址选择器16。
该实施例的结构特征是，在失效多路转换器14与不良存储器15之间设有位选择器17。该位选择器17可以例如图2所示地包括多个(本例中是4个)与门G1、G2、G3、…；对应数量的多个一致检测电路X1、X2、X3、…；以及对应数量的多个位选择器·寄存器R1、R2、R3、…，用于在这些一致检测电路X1、X2、X3、…上设定位(bit)位置。
在该实施例中，如图3所示，表示的是在1个试验周期内将0、1、2、3等4个地址设定在时间轴方向的情况。因此，构成位选择器17的与门、一致检测电路、以及位选择·寄存器分别由4个门G1～G4、4个电路X1～X4、以及4个寄存器R1～R4构成。
在对串行输入/串行输出型存储器进行试验的状态下，失效多路转换器14从上述逻辑比较器13的输出端子中选择同被试验存储器10的输出端子相对应的端子作为输入端子，并将所选择的输入端子IP1设定为连接在多个输出端子OP1、OP2、OP3、…上的状态。由于该实施例在1个试验周期中沿时间轴方向设定4个地址，所以，失效多路转换器14的输出端子也是OP1～OP4等4个。
连接有失效多路转换器14之输入端子的输出端子OP1～OP4，被对应在应向由地址选择器18选择的不良解析存储器15的地址区域中写入失效数据的输入端子(位(bit)位置)上。
因此，从逻辑比较器13输出的图3C所示的失效数据F0-0、F0-1、F0-2、F0-3、…被连接供应给失效多路转换器14的各个输出端子OP1～OP4上，各失效数据被分别提供给与门G1、G2、G3、G4一侧的输入端子。
在位选择器·寄存器R1、R2、R3、R4上预先设定各时间组方向的位地址0、1、2、3(各数据的“-”之后的数字)，该位地址附加在从被试验存储器10读出的输出数据D0-0、D0-1、D0-2、D0-3上。这些设定值被分别供给到对应的一致检测电路X1、X2、X3、X4一侧的输入端子上。
从地址选择器18向一致检测电路X1～X4的另一例输入端子提供位地址0、1、2、3，该位地址附加在从被试验存储器10读出的输出数据D0-0、D0-1、D0-2、D0-3。当从地址选择器18输出的位地址为“0”的时候，从一致检测电路X1输出逻辑“1”的一致检测信号。该一致检测信号由于只提供给与门G1，所以与门G1打开(为ON)。因此，在该时刻从逻辑比较器13输出的失效数据F0-0被提供给不良解析存储器15的第一位的输入端子T1上。
当从地址选择器18输出的位地址为“1”时，从一致检测电路X2输出逻辑“1”的一致检测信号。由于只提供给与门G2，所以与门G2打开，使失效数据F0-1通过并供给到不良解析存储器15的第二位的输入端子T2上。
下面，同样地，当从地址选择器18输出的位地址为“2”时，与门G3打开，失效数据F0-2被提供给不良解析存储器15的第三位的输入端子T3；当从地址选择器18输出的位地址为“3”时，与门G4打开，失效数据F0-3被提供给不良解析存储器15的第四位的输入端子T4。
这样，失效数据F0-0、F0-1、F0-2、F0-3被分别按位分开，通过不良解析存储器15的不同输入端子输入到不良解析存储器15中。不良解析存储器15通过图3F所示的写入时间脉冲实现向存储器的写入。
另外，不良解析存储器15具有现有的读(读出)/写(写入)功能，而且，具有禁止向写入有表示不良的逻辑“1”的失效数据的地址的位位置中再写入的功能。因此，在1个试验周期内，即使按照图3F所示的写入时间脉冲、依次在时间轴方向上错开地写入失效数据F0-0、F0-1、F0-2、F0-3，也禁止向在之前写入有表示不良的逻辑“1”的地址的位位置上写入，所以，已经存储的失效数据不会被消除。
与此相对，在对并行输入/并行输出型存储器进行试验的情况下，在位选择器·寄存器R1、R2、R3、R4上设定位地址“0”。通过这样的设定，在每个试验周期中每次控制门G1～G4打开，并在每个试验周期中使并行的失效数据输入并写入到不良解析存储器15中。
如上所述，在本发明涉及的、对并行输入/并行输出型存储器和串行输入/串行输出型存储器都可以进行试验的存储器试验装置中，由于通过位选择器17将串行输入/串行输出型存储器的试验结果(失效数据)按每个位分开而提供给不良解析存储器15、并使其存储，所以，即使是串行输入/串行输出型存储器，也能够区分不良位位置而存储在不良解析存储器17中。
所以，在串行输入/串行输出型存储器的不良解析中，具有在短时间内能够进行不良位位置的确定操作的优点。
权利要求
1.一种存储器试验装置，其特征在于，包括图形发生器，向并行输入/并行输出型的被试验存储器输出并行的地址图形信号、并形的试验图形信号、并形的期望值数据，向串行输入/串行输出型的被试验存储器输出串行的地址图形信号、串行的试验图形信号、串行的期望值数据；逻辑比较器，对被试验存储器的输出和由所述图形发生器供给的期望值数据进行比较；失效多路转换器，从失效数据中选择并取出所需的位数据，所述失效数据表示从所述逻辑比较器输出的被试验存储器的不良单元位置；不良解析存储器，存储由所述失效多路转换器取出的失效数据；位选择器，被插入在所述失效多路转换器与不良解析存储器之间，在对所述串行输入/串行输出型的被试验存储器进行试验时，将从所述失效多路转换器输出的串行失效数据变换成按各个位地址分开的失效数据，并存储在所述不良解析存储器中。
2.根据权利要求1所述的存储器试验装置，其特征在于，所述位选择器包括与在1个试验周期内设定于时间轴方向上的地址数量相等的多个与门；对应数量的多个一致检测电路；以及用于在这些一致检测电路上设定位(bit)位置的对应数量的多个位选择器·寄存器。
3.根据权利要求1所述的存储器试验装置，其特征在于，在对串行输入/串行输出型存储器进行试验时，所述失效多路转换器从所述逻辑比较器的多个输出端子中选择同被试验存储器的输出端子对应的端子作为输入端子，并将所选择的输入端子连接在所述失效多路转换器的多个输出端子上。
4.根据权利要求2所述的存储器试验装置，其特征在于，还包含选择应写入失效数据的所述不良解析存储器之输入端子的地址选择器，从所述地址选择器向所述一致检测电路、提供附加在来自被试验存储器的读出输出数据中的时间轴方向的位地址。
5.根据权利要求1所述的存储器试验装置，其特征在于，在所述位选择器·寄存器中，预先设定附加在来自被试验存储器的读出输出数据中的时间轴方向的位地址。
全文摘要
一种对并行输入/并行输出型存储器和串行输入/串行输出型存储器进行试验的存储器试验装置,在对串行输入/串行输出型存储器进行试验时,能够将串行输出的读出数据中的失效数据按位分开,且在时间轴的不同时刻存储到不良解析存储器中,并能够确定不良位的位置。在逻辑比较器13的输出侧设置选取来自被试验存储器10之端子的输出的失效多路转换器14,在所述失效多选择器与不良解析存储器15之间设置位选择器17,在对串行输入/串行输出型存储器进行试验的时候,由该位选择器将从失效多路转换器输出的串行失效数据按位分开,且在时间轴的不同时刻提供给不良解析存储器,并在不良解析存储器中存储不良位的位置。
文档编号G11C29/00GK1213455SQ97193086
公开日1999年4月7日 申请日期1997年12月19日 优先权日1996年12月19日
发明者碁石优 申请人:株式会社爱德万测试