专利名称：一种高效替换备用存储单元阵列的半导体器件的制作方法
技术领域：
本发明涉及一种含有多个存储体并具有备用字线与备用位线的半导体存储器件。
在一个具有多个存储单元阵列的半导体存储器件中，如果某个存储单元阵列中的存储单元发生故障，补偿故障存储单元之功能的方法是，用事先准备好的备用存储单元阵列来替换含有故障存储单元的行。
图1是现有技术中的此种半导体存储器件结构的框图。现有技术中的该半导体存储器件含有4个存储单元板。这些存储单元板分别含有正规存储单元阵列11A1、11A2、11A3、11A4和备用存储单元阵列13A1、13A2、13A3、13A4。在现有技术的这个例中还采用了一个共享读出放大器系统，其中，读出放大器15A1、15A2、15A3、15A4及15A8被从左到右的存储单元板共享。
此外，在每个存储单元板中，数据的读写是通过备用字线驱动器14A1-14A4、正规行解码器12A1-12A4、及备用行地址判定电路16A1-16A4来完成的。
正规行解码器12A1-12A4激活由地址信号21所指定的地址字线。
当备用行选择信号22A1-22A4激活，各备用字线驱动器14A1-14A4激活连接于备用存储单元阵列13A1-13A4的字线。
被判定为有故障的存储单元的地址已被事先编入程序。当由地址信号21指定的地址与这些被编入程序的地址相吻合时，备用行地址判定电路16A1-16A4分别激活备用行选择信号22A1-22A4。
虽然除地址信号21以外还有别的信号被输入到备用行地址判定电路16A1-16A4中，但出于简化描述的考虑，这些信号不在这里描述。
下面参照图2对备用行地址判定电路16A1的电路图加以解释。
备用行地址判定电路16A1含有n沟道金属氧化物半导体场效应晶体管(MOSFET)421-429、熔断元件431-439、p沟道MOSFET 31、反相器33、p沟道MOSFET 32、n沟道MOSFET 34A、p沟道MOSFET 37A、及反相器35A和36A。
补偿地址信号411-419分别连接于n沟道MOSFET 421-429的栅极。补偿地址信号411-419是指含有由地址信号21指定的行地址的信号，并且其中行地址的每一位都已被反相。
在结点54与每个n沟道MOSFET 421-429之间提供了熔断元件431-439，熔断元件431-439的熔断是用一束激光来切断。
当备用行地址判定电路的预充电信号51激活时，p沟道MOSFET 31导通，并对结点54进行预充电。
反相器33和p沟道MOSFET 32一起保持在稳定电平上的结点54的电势，并将结点54的电势反相，以及将反相结果输出。
当备用行选择信号寄存电路52A激活，n沟道MOSFET 34A打开，并把反相器33的输出结果输入到反相器35A。
当备用行选择信号的预充电信号53A激活时，p沟道MOSFET 37A对反相器35A的输入端进行预充电。
反相器35A和36B都保持通过n沟道MOSFET 34A传递过来的电势，它们将该电势进行反相，并把反相结果作为备用行选择信号22A1输出。
下面结合图1和图2对现有技术中的该半导体存储器件的运行加以说明。
首先，在半导体存储器件的底片检查过程中，如果发现某个故障存储单元，根据故障存储单元地址的行地址和行地址的每一位都反相的一个信号，熔断元件431-439中的必要元件将被切断，以此来对故障存储元件的地址进行编程和存储。
故障存储元件被备用存储元件替换的实现过程是这样的，备用行地址判定电路的预充电信号51和备用行选择信号的预充电信号53A首先激活，接着，结点54和反相器35A的输入端被预充电到一个固定的电压值。
然后，如果补偿地址信号411-419与事先已被编入程序的行地址相吻合，那么，已经在先前被p沟道MOSFET 31充电的结点54保持在被预充电的电压，而不放电，因为相应地址的熔断元件已被切断。之后，备用行选择信号22A1被备用选择信号寄存信号52A的激活所激活，从而备用字线驱动器14A1激活，而与备用存储单元阵列13A1连接的字线激活。正规字线在同时被反激活，图中未给出。
如果由被输入的地址信号21所指定的行地址与事先被编入程序的行地址不相吻合，备用行地址判定电路16A1中的数据读写操作照常进行。在此情况下，所有的正规行解码器12A1-12A4按照地址信号21所指定的行地址运行，所有正规存储单元阵列11A1-11A4的正规字线激活。
备用行地址判定电路16A2-16A4的运行方式与备用行地址判定电路16A1相同，在此不另做说明。
在现有技术的这个半导体存储器件中，能够被备用行地址判定电路16A1-16A4所替换的正规字线并不仅限于一个存储单元板上的那些，可以是4个存储单元板中的任何一个上的正规字线。例如，如果正规存储单元阵列11A2的地址被编程于备用行地址判定电路16A1中，备用行地址判定电路16A1可以使正规存储单元阵列11A2的一个正规字线被备用存储单元阵列13A1替换。
所以，备用行地址判定电路16A1-16A4可以替换任何一个存储单元板上的正规字线，它所导致的备用结构是每4个板有4个备用字线。因此，即使是4个故障存储单元集中于某一个存储单元板上，它们都可以被替换。相比于没有采用该方法、在每个板上只有一个字线的备用结构，此方法的替换效率更高。此方法尤其适用于故障存储单元的出现发生偏置的情况。
在按现有技术制作的含有多个存储单元板的半导体存储器件中，通过将这些多个存储单元板分成多个存储体进行一种隔层操作，能够获得更快的数据存取速度，，所谓存储体是指进行数据读取的一个单位。下面就一个按这种方式构成的半导体存储器件中的备用存储单元进行说明。
图3所示的是一个具有双存储体结构的半导体存储器件的框图，它是这种现有技术的一个实例。在图3的4个存储单元板中，左边的两个板被分配在存储体A，右边的两个板被分配在存储体B，换言之，存储体A含有正规存储单元阵列11A1和11A2、备用存储单元阵列13A1和13A2，存储体B含有正规存储单元阵列11B1和11B2、备用存储单元阵列13B1和13B2。由于正规存储单元阵列11A2和11B1属于不同的存储体，它们各自的字线可以被同时选择。所以，这两个正规单元阵列不能共享同一个读出放大器，因而读出放大器15A9和15B1被提供给两个不同的存储单元板。
在此现有技术的半导体存储器件中，备用行地址判电路16A1只能要么替换存储体A中正规存储单元阵列11A1的字线，要么替换存储体A中正规存储单元阵列11A2的字线。其原因是，如果利用备用行地址判定电路16A1使备用存储单元阵列13A1被存储体B中正规存储单元阵列11B1的某个字线所替换，就会出现问题。这种问题的出现是因为有时会发生这种情况，当正规存储单元阵列11A1的一个存储单元被选择时，共享读出放大器15A1的正规存储单元阵列11A1和备用存储单元阵列13A1会同时激活。
所以，当具有与图1所示的结构相同的存储单元阵列结构的半导体存储器件被按图3所示的那样分成两个存储体时，可以被一个备用行地址判定电路所替换的存储单元板的数量减了一半。因此具有图3所示结构的半导体存储器件的备用结构是每两个板具有两个备用字线，与图1所示的每4个板具有4个备用字线的备用结构相比，这种结构的替换效率下降。
换言之，当现有技术被应用于上述的一个半导体存储器件中，即采用一种能够象一个同步DRAM(动态随机读取存储器)那样在内部独立地读取行地址并同时选择多个字线的存储体结构，按照存储体来划分备用替换区，备用元件的判定与替换必须在每个存储体内独立进行，这种方法降低了替换效率。
解决该问题的一个途径可以是，提高备用存储单元阵列的数目或者为每套存储体提供备用行地址判定电路。但是，在现有的大规模集成制造技术中，对熔断元件的物理尺寸也有所限制，因为熔断元件是靠激光束来切断的。熔断元件无法与线或晶体管在尺寸上等比例缩小。所以在实际应用中，在一个256Mb的DRAM中所能提供的熔断元件的数目受到芯片大小的限制，备用行地址判定电路的数目无法增加。
在7(1995)-176200号日本专利公开文件中提供了一种方法，它可以提高替换效率，而不带来上述的芯片面积增加的问题。具有这种现有技术结构的半导体存储器件采用一种双存储体结构，在每套存储体中有两个存储板，下面结合图4对其加以说明。
与图3所示的半导体存储器件相比，该现有技术的半导体存储器件分别为各个存储板提供了备用存储单元阵列13B1-13B4，从而为每个存储板提供了两个备用存储单元阵列。此外，备用字线驱动器14B1-14B4被分别提供给备用存储单元阵列13B1-13B4。最后，备用线选择信号22A1-22A4被分别输入到备用字线驱动器14B1-14B4。
在此现有技术的半导体存储器件中，如果备用行地址判定电路16A1使用了备用存储单元阵列13A1，存储体A的存储板的字线就可以被替换，如果备用存储单元阵列13B1被使用，存储体B的存储单元板的字线就可以被替换。所以，与为每4个板提供4个备用字线的备用结构相比，在具有双存储体结构的半导体存储器件中，可以只用4个备用行地址判定电路就可以获得同样的替换效率。
然而，在此现有技术的半导体存储器件中，当备用行地址判定电路16A1用备用存储单元阵列13A1替换了存储体A中的某个行地址的字线时，备用存储单元阵列13B1将强行地替换存储体B中那个行地址的字线。
一般情况下，正规存储单元阵列11A1、11A2、11B1、11B2的检查是采用运行中检查的方法进行，但对于备用存储单元阵列13A1-13A4和13B1-13B4不进行类似于运行中检查这样的检查，结果，无故障的存储字线毫无必要地被未经检查的备用存储单元阵列替换。
本发明的一个目的是，提供一种半导体存储器件，即使其中的某个存储体中的一个字线被一个备用存储单元阵列替换，其它存储体中的字线不会毫无必要地被备用存储单元阵列替换。
为实现上述发明目的，本发明提供的半导体存储器件含有多个备用行地址判定电路，所述的备用行地址判定电路中事先存储有存在故障存储单元的字线的行地址、和存在故障存储单元的存储体的地址，当存在故障存储单元的字线的行地址被地址信号所指定时，所述的备用行地址判定电路为每个存储体输出备用行选择信号以激活一个备用存储单元阵列。
本发明的备用行地址判定电路能够为每个存储体输出备用行选择信号，因而，即使出于用一个备用存储单元阵列替换某个存储体的字线之目的使故障存储单元的这个行地址被编入程序时，所述备用行地址判定电路也不会毫无必要地输出备用行选择信号给其它存储体。
相应地，在某个存储体的字线被一个备用存储单元阵列所替换的情况下，其它存储体中的字线不会毫无必要地被备用存储单元阵列所替换。并且，当一不同存储体中的具有相同行地址的存储单元发生故障时，替换效率得以提高。
此外，本发明提供的另一种半导体存储器件含有多个备用列地址判定电路，所述的备用列地址判定电路中事先存储有存在故障存储单元的位线的列地址、和存在故障存储单元的存储体的地址，当存在故障存储单元的位线的列地址被地址信号所指定时，所述的备用列地址判定电路为每个存储体输出备用列选择信号以激活一个备用存储单元阵列。
本发明的备用列地址判定电路能够为每个存储体输出备用列选择信号，因而，即使出于用一个备用存储单元阵列替换某个存储体的位线之目的而使故障存储单元的这个列地址被编入程序时，所述备用列地址判定电路也不会毫无必要地输出备用列选择信号给其它存储体。
相应地，在某个存储体的位线被一个备用存储单元阵列所替换的情况下，其它存储体中的位线不会毫无必要地被备用存储单元阵列所替换。并且，当一不同存储体中的具有相同列地址的存储单元发生故障时，替换效率得以提高。
本说明书的附图给出了本发明的实施例，下面结合这些附图，对本发明的上述目的及其它目的、本发明的特点及优点做进一步描述。
图1是现有技术中的一个半导体存储器件的结构框图；图2是图1中的备用行地址判定电路16A1的电路图；图3是现有技术中的另一个半导体存储器件的结构框图；图4是现有技术中的再一个半导体存储器件的结构框图；图5是本发明的一个实施例所提供的半导体存储器件的结构框图；图6是图5中的备用行地址判定电路161的电路图。
参见图5，本发明的一个实施例所提供的半导体存储器件，与图4所示的现有技术中的半导体存储器件相比，备用行地址判定电路16A1-16A4被换成备用行地址判定电路161-164，而且在该半导体存储器件的结构中，备用行选择信号22B1-22B4被输入到备用字线驱动器14B1-14B4中。
该实施例与现有技术之间的一个差别是，与备用行地址判定电路16A1相比，备用行地址判定电路161除输出备用行选择信号22A1外，还输出备用行选择信号22B1，其中备用行选择信号22A1被输入到备用存储单元阵列13A1，备用行选择信号22B1被输入到备用存储单元阵列13B1。
下面结合图6对本实施例的备用行地址判定电路161的结构与运行加以说明。与图2所示的现有技术的备用行地址判定电路16A1相比，备用行地址判定电路161除了输入按照地址信号21而输入的补偿信号411、412、…、419之外，还输入存储体选择信号44a和44b。与图3所示的现有技术的备用行地址判定电路16A1相比，备用行地址判定电路161还含有n沟道MOSFET 42a和42b、熔断元件43a和43b、n沟道MOSFET 34B、p沟道MOSFET 37B、以及反相器35B和36B。
n沟道MOSFET 42a和42b的基极连接于存储体选择信号44a和44b。在n沟道MOSFET42a和42b的每一个与结点54之间提供了熔断元件43a和43b。
n沟道MOSFET 34B、p沟道MOSFET 37B、以及反相器35B和36B所执行的操作分别与n沟道MOSFET 34A、p沟道MOSFET 37A、以及反相器35A和36A相同。
为了将存储体B的行地址编程于备用行地址判定电路161中，相应的熔断元件431、432、…、439及43b被切断。如果存储体B的被输入的地址信号21，即补偿地址信号411、412、…、419与已被编程的地址相吻合，存储体选择信号44b将被选择，n沟道MOSFET 42B导通；但在先前已被p沟道MOSFET 31充电的结点54不放电，因为熔断元件43b已被切断而且相应地址的熔断元件431-439也被切断。存储体B的备用行选择信号的寄存信号52B与备用行选择信号22B1的激活导致存储体B的备用字线驱动器14B1激活。同样，熔断元件43a也被切断，从而把存储体A的行地址编入程序，而且，如果被输入的地址吻合，备用行选择信号的寄存信号52A将被激活，且备用行选择信号22A1也激活。
如上所述，备用行选择判定电路161除了可以替换正规存储单元阵列11A1和11A2之外，还可以替换包括正规存储单元阵列11B1和11B2在内的所有4个板中的任何一个。
前述的解释是关于备用行地址判定电路161的，备用行地址判定电路162-164的工作情况与此相同。
如前所述，本实施例所提供的半导体存储器件能够有选择地替换任何特定的存储体，而不是所有存储体，因而它不会毫无必要地用未经检查的备用存储单元阵列来替换无故障的存储器。
位于存储单元板末端的存储单元容易出故障，这是因为存储单元板结构的循环特性在这些位置被打乱。当想要替换存储体A和存储体B中的相同特定地址，可以通过将本实施例的电路结构中的熔断元件43a和43b都切断，用一个备用行地址判定电路将两套存储体中的地址都编入程序。所以本实施例的电路结构的一个技术优点是，在几乎不增加熔断元件数目的情况下，它的备用结构可以让每4个板最多具有8个备用字线，即是说，它的替换效率翻了一番。
虽然本实施例可能引起一些担心，即它可能造成为备用行选择信号而设的连线的数目的增加和相应带来的芯片尺寸增加的问题，然而通过首先对备用行地址判定电路的输出信号进行编码，然后在其通过连线之后，在备用字线驱动器对这些信号进行解码，可以显著地减少布在芯片上的连线的数目。
本实施例的方案被用于一个256Mb DRAM中，测定了芯片面积增大的程度。采用现有技术时，芯片大小是13.3mm×23.96mm，测得备用字线的每条线是0.6μm，测得用于备用行选择信号的连线的线宽是2μm。每个板在平行于行解码器的方向上的长度增加了32组备用字线，导致一个0.6％的增加(32组×2条线×2块板×0.6μm/13.3mm)。此外，在垂直于行解码器方向上的长度增加了7条用于对备用行选择信号进行解码的连线，导致一个0.1％的增加(7条线×2块板×2μm/23.96mm).两个方向上尺度的增加都是可以忽略的。
虽然上述解释是关于用一个备用存储单元阵列来替换一个字线的实施例，但本实施例的技术方案还可以应用于采取类似的方法用一个备用存储单元阵列来替换一个位线的实施例。
以上，用一些明确的描述对本发明的最佳实施例做了说明，这些说明只是为了使读者了解本发明的技术方案，很显然，所能做的某些调整和改变也不脱离下述的权利要求的范围。
权利要求
1.一种半导体存储器件，其特征在于，它含有多个存储体，所述存储体又进一步包括含有多个存储单元的存储单元阵列、用来替换所述存储单元阵列中存在故障的存储单元的字线的备用存储单元阵列；多个备用行地址判定电路，所述备用行地址判定电路中事先存储有存在故障存储单元的字线的行地址、和存在故障存储单元的存储体的地址，当存在故障存储单元的字线的行地址被地址信号所指定时，所述的备用行地址判定电路为每个所述存储体输出备用行选择信号以激活所述备用存储单元阵列。
2.如权利要求1所述的半导体存储器件，其特征在于，所述的每个备用行地址判定电路还包括用来按多个熔断元件的切断或不切断来存储存在故障存储单元的字线的行地址并存储存在故障存储单元的存储体的地址的装置。
3.一种半导体存储器件，其特征在于，它含有多个存储体，所述存储体又进一步包括含有多个存储单元的存储单元阵列、用来替换所述存储单元阵列中存在故障的存储单元的位线的备用存储单元阵列；多个备用列地址判定电路，所述备用列地址判定电路中事先存储有存在故障存储单元的位线的列地址、和存在故障存储单元的存储体的地址，当存在故障存储单元的位线的列地址被地址信号所指定时，所述的备用列地址判定电路为每个所述存储体输出备用列选择信号以激活所述备用存储单元阵列。
4.如权利要求3所述的半导体存储器件，其特征在于，所述的每个备用列地址判定电路包括用来按多个熔断元件的切断或不切断来存储存在故障存储单元的位线的列地址并存储存在故障存储单元的存储体的地址的装置。
全文摘要
本发明公开了一种提高了备用存储单元阵列的替换效率的半导体存储器件。备用行地址判定电路为不同的存储体输出备用行选择信号,在为用一个备用存储单元阵列来替换某个存储体的字线使故障存储单元的行地址已经被编入程序时,备用行选择信号不会被输出给其它存储体。
文档编号G11C11/401GK1200544SQ9810189
公开日1998年12月2日 申请日期1998年5月26日 优先权日1997年5月27日
发明者高井康浩 申请人:日本电气株式会社