专利名称：电流检测型读出放大器的制作方法
技术领域：
本发明涉及静态随机存取存储器型读出放大器，更具体地涉及一种用双极晶体管形成的电流检测型的高速读出放大器。
包括使用双极型元件的电流检测型读出放大器的存储器电路是通常所公知的，图5中示出了传统存储器电路的一个实例。参考图5，在所示的存储器电路中，NPN晶体管Q1、Q2和Q3用于作为选择位线对B1和B2的元件。当位线选择端表现出高电位时，位线对B1和B2被NPN晶体管Q1、Q2和Q3选择且电流流过恒流源IR1、IR2及IY。当位线对未被选择时，NPN晶体管Q4和Q5及恒流源IB1及IB2被提供用于升高位线的电位。NPN晶体管Q6和Q7的发射极端子与位线B1和B2相连而NPN晶体管Q6和Q7的集电极端子通过数据线D1和D2与NPN晶体管Q8和Q9的发射端子相连，当与位线对B1和B2相连的存储器单元1未被选择时，电阻RS1和RS2用于将流动的电流转换为电压。与NPN晶体管Q6和Q7的基极端子相连的控制端VR1和VR2在读取数据时都表现为高电位，但控制端VR1及VR2中的一个在写数据时表现为低电位。NPN晶体管Q8和Q9的基极端与恒流源VBB相连从而数据线路D1和D2一直表现为固定的电压。
在工作中，被与位线B1和B2相连的存储单元1不被访问时，位线选择端VYIN1表现为低电位，而端子VR1、VR2及VYY表现为高电位。
在此情况下，如果在端子VYY的电位被设定得高于端子VR1和VR2的电压，电流借助晶体管Q4和Q5流过恒流原IB1及IB2。接着出现在每个晶体管的发射极与基极间的位线B1和B2的电位表现得比端子VYY的电压值低Vf1。然后，通过设定控制端VR1和VR2的电压从而通过它使双极晶体管相对于位线的电位无法工作，这样没有电流流过NPN晶体管Q6和Q7。
相应地，即使字线VX2的电压上升直到存储单元1中的一个的MOS晶体管MT1和MT2被置入导电状态，这样仅从NPN晶体管Q6和Q7提供电流，对流过数据线D1和D2的电流不会造成影响。
在读取操作中，对于位线对B1和B2的选择端YVIN1的电位首先上升。随后，NPN晶体管Q1和Q3被置入导通状态而位线B1和B2以及恒流源IR1和IR2被彼此相连，从而电流开始分别在其间流动。另外，由于NPN晶体管Q2也被置入导通状态，NPN晶体管Q4和Q5的基极的电位下降。
接着，由于端子VR1和VR2的电位变得比NPN晶体管Q4和Q5的基极的电位高，则位线B1和B2的电位表现出分别比端子VR1和VR2的电位低NPN晶体管Q6和Q7的发射极-基极电压Vf值。接着，NPN晶体管Q6和Q7被置入导通状态。
相应地，电流从电阻RS1和RS2通过NPN晶体管Q8和Q9分别流到位线B1、B2和恒流源IR1和IR2，以及数据线D1和D2及NPN晶体管Q6和Q7。然后，如果在此状态下，存储单元1的字线VX2的电位变高，则MOS晶体管MT1及MT2被置入导通状态，而电流Icell流到存储单元1的低电位侧节点。
在此情况下，由于通过电阻RS1和RS2的电压分别为RS1×(IR1+Icell)及RS2×IR2，这里RS1=RS2及IR1=IR2，RS1×Icell的电位差出现在输出端子Z1和Z2之间。在下一步骤中通过用放大器放大电位差而获得输出。
另一方面，在写操作中，接着进行与上述的读操作中的类似的步骤，直到当选择了位线选择端VYIN1和字线VX2时，电流Icell流过恒流源IR1和IR2为止。然后，在此情况下，端子VR1或VR2的电位被降低。这里，如果假设端子VR1的电位下降，则由于电位已经下降的位线B1的电位变得比端子VR1的电位低Vf，与位线B1相连的存储单元1的节点的电压也下降。接着，单元1中的晶体管MN2和MP1被置入断开状态而晶体管MP2和MN1被置入接通状态，从而数据被写入存储单元1中。
此后，通过将端子VR1的电位返回到原始高电位来完成写操作。另外，在此情况下，由于在未被选择状态中的位线对B1和B2由晶体管Q4和Q5来决定并表现为高电位，那么即使端子VR1的电压下降，位线的电压不受此影响，相应地，不会发生任何写操作。
需要注意的是，在上述的存储电路中，由于作为存储电路的一个特性，通常地选择一个位线对，恒流源IR1及IR2的电流总是流到数据线D1和D2，而数据线D1和D2的电位被固定到比恒压源VBB低Vf(NPN晶体管Q8和Q9的发射极-基极电压)的值上。
如上所述，在传统的电流检测型的读出放大器中，由于电流的变化被读出，即使数据线和位线的电位不变，也可读数据。
然而，图5中所示的存储电路具有一个需要解决的问题，即如果采用了大面积的单元则其表现出很高的消耗功率。
其原因在于，在图5中所示的传统存储电路中，由于恒流流IB1和IB2分别与位线B1和B2相连，电流总是通过晶体管Q4和Q5流到恒流源IB1和IB2及那些未被选择的位线中，如果为了提高存储能力而增加了位线的数目，则电流消耗也会成比例地上升。
另外，图5中所示的存储电路还有另一个需解决的问题，即其很难获得高的集成度。
其原因在于对每一位线对需要很多NPN晶体管Q1到Q7。
需要NPN晶体管Q1到Q7的原因是，由于可通过形成在元件间的氧化膜来建立MOS晶体管的绝缘隔离，从而元件的构成密度的提高很容易，且也容易降低存储单元的宽度，而在双极元件中，为了隔离形成很深的集电极扩散层，在施加到集电极上的电压不同的情况下，必须在晶体管的集电极区域间形成绝缘区，而这需要很大的面积。例如，在使用栅极长度为大约0．25μm的MOS晶体管的情况下，可以将每个存储单元的宽度设在3μm或更小，但根据与MOS晶体管相同原则形成的双极晶体管的结构间距需要5μm或更多。
由于图5中所示的传统存储器电路使用NPN晶体管Q1、Q2和Q3作为开关，可从MOS晶体管来形成NPN晶体管Q1、Q2和Q3。然而，对于晶体管Q4到Q7，由于作用了出现在基极与发射间的电压Vf，对每一位线对则至少需要4个NPN晶体管。结果是，很难将NPN晶体管的宽度设置成等于存储单元的宽度。
另外，图5中所示的传统的存储电路还存在另一个城要解决的问题，即由于位线对在被选择状态与未被选择状态间被转换的过程中线位的电位会变化，从而速度很低。
其原因在于，在传统的存储电路中，当位线对不被选择时，通过设定位线对的电位，从而NPN晶体管Q6和Q7表现为非导通状态，但是当位线对将被选择时，端子VYIN1的电位上升到高电位，从而将电流流过恒流源IR1和IR2，降低位线B1和B2的电位，将NPN晶体管Q6和Q7置入导通状态。而在此情况下，在读取过程中位线B1和B2的电位必须被改变，由于寄生位线B1和B2的附加电容的影响，位线B1和B2的电位变化不会瞬时发生。特别是当由于高的集成度从而与一位线对相连的存储单元的数目增多时，延迟变得更明显。其结果是，开关时间被延迟了。
本发明的一个目的是提供一种电流检测型读出放大器，其使用用于静态操作型RAM的NPN晶体管，从而即使在高集成度情况下也可保证高的集成度并能抑制能耗的增大及速度的降低。
为了实现上述目的，根据本发明的一个方面，提供了一种用于静态型RAM的电流检测型的读出放大器，其包含一对共用数据线路，成对的位线通过MOS晶体管与其相连，而其中静态型RAM的存储单元的数据与成对位线相连；一对发射极端子与数据线相连的双极晶体管；通过电阻器与作为读出放大器的信号输出端的双极晶体管的集电极端子相连的第一电源；与双极晶体管的基极端相连的第二电源；及一对与用于正常地向读出放大器提供电流的双极晶体管的发射极端子相连的电阻元件。
根据本发明的另一方面，其提供了一种静态RAM的电流检测型的读出放大器，其包含一对通过MOS晶体管与成对的位线相连的共用数据线路，其中成对的位线与静态型RAM存储单元的数据相连；一对发射极端子与数据线相连的双极晶体管；通过电阻器与作为读出放大器的信号输出端的双极晶体管的集电极端子相连的第一电源；与双极晶体管的基极端相连的第二电源；及一对与用于向读出放大器提供电流的双极晶体管的发射极端子相连的恒流源。
两个电流检测型的读出放大器还包含与用于存储单元的成对的位线的每一个相连的电位稳定电路，还包括一对双极晶体管，其发射极端子与数据线相连，基极端子与控制电路相连而双极晶体管的集电极端子与第三电源相连，由此，当与位线相连的存储单元未被选择时，双极晶体管的基极端的基极电位被确定，从而等于数据线的电位。
另外，两个电流检测型的读出放大器还包含一与用于存储单元的成对的位线的每一个相连的电位稳定电路；还包括一对双极晶体管，其发射极端子与数据线路相连，基极端与第一控制电路相连，而双极晶体管的集电极端与第三电源相连，数据线路彼此通过MOS晶体管相连，而MOS晶体管的栅电极与第二控制电路相连，由此，当与成对位线相连的存储单元未被选择时，MOS晶体管表现出导通状态使位线具有相等的电位，且双极晶体管的基极端的基极电位被确定从而等于数据线的电位。
由于与每一位线对相连的双极器件的数目被最小化了且通常用于向读出放大器提供电流的电阻元件或通常用于向读出放大器提供电流的恒流源与共用数据线相连，当存储单元未被访问时，没有电流流过相关的位线对。结果是，即使以高集成度形成了RAM，读出放大器的设置很容易且不会增大能耗。相应地，可获得高的集成度。
通过下面结合相应附图的详细描述及所附的权利要求，会对本发明的以上及其它目的、特征及优点有更清楚的了解，在附图中用相同的代码表示相似的部分或元件。
图1为本发明所采用的读出放大器的电路图；图2为在其中使用图1的读出放大器的存储器电路的电路图；图3为描述图2的存储电路的操作的时序图；图4为使用图1的读出放大器的另一个存储电路的电路图；及图5为使用读出放大器的传统存储电路的电路图。
首先参考图1，其示出了本发明的读出放大器的电路图，与存储单元1相连的位线B1和B2分别通过MOS晶体管MR1和MR2与用于读出数据的共用数据线D1和D2相连。MOS晶体管MR1和MR2的栅极端与控制端VL2相连。NPN晶体管Q1和Q2的发射极端及恒流源IC及IC2分别与数据线D1和D2相连，NPN晶体管Q1和Q2的基极端与电源V2相连而集电极端通过电阻器R1和R2与另一电源V1相连用于将电流转换为电压。用于使位线B1和B2的电位与共用数据线D1和D2的电位相等的NPN晶体管Q3和Q4的发射极需与位线B1和B2相连，NPN晶体管Q3和Q4的集电极端与电源V3相连而基极端与控制端VL1相连。
下面对读出放大器的操作进行描述。首先对存储单元1未被选择的情况进行描述，在此情况下，用于数据读出的MOS晶体管MR1和MR2处于非导通状态，流过电阻器R1和R2的电流通过NPN晶体管Q1和Q2分别流入恒流源IC1和IC2。
其结果是，并联电阻器R1和R2的电压被分别以恒流IC1×R1的电流值I1和恒流源IC2×R2的电流值I2给出，且如果设定了电阻器R1和R2及电流值I1和I2，从而I1=I2及R1=R2，则端子Z1和Z2间的电位差降为0。结果是，没有数据从存储单元1输出。
另外，由于NPN晶体管Q1和Q2处于导通状态且固定电流总是在其中流过，则在每个NPN晶体管Q1和Q2的基极端与发射端之间会出现固定的电位差vf1。另外，通过设定控制端VL1的电压，从而NPN晶体管Q3和Q4的发射极相连的位线B1和B2的电压会分别等于数据线D1和D2的电压。
现在，对数据读取操作进行描述。在此情况下，通过改变控制端VL2的电压使用于读取的MOS晶体管MR1和MR2处于导通状态而控制端VL1的电压同时降低将用于稳定位线B1和B2的电压的NPN晶体管Q3和Q4置入非导通状态。
结果是，位线B1和B2及数据线D1和D2通过MOS晶体管MR1和MR2分别彼此相连。在此情况下，由于数据线D1和D2及位线B1和B2的电位被分别调整彼此相等，从而在数据线D1和D2及位线B1和B2间分别无电流流过。
接着，在此情况下，与存储单元1相连的字线的电位被上升将用于选择存储器单元1的MOS晶体管MT1和MT2置入导通状态选择存储单元1。在此情况下，如果假设存储单元1中的节点N1侧处于低电压状态而节点N2侧处于高电压状态，那么电流Icell流入存储单元1中的低电压的压节点N1。
由于此电流Icell是从电源V1通过电阻R1提供的，流过电阻器R1的电流被作为恒流源IC1+Icell的电流值I1给出。同时，由于流过另一电阻R2的电流值值不变，Icell电阻R1的压差出现在输出端Z1与Z2之间。接着，此电位差被连在下一级中的运算放大器放大，由此提供存储单元1的输出。需注意的是，每个位线B1和B2都具有一个寄生线路电阻Rbit，位线B1的电位降低Rbit×Icell。此外，然后电流为恒流源IC1+Icell的电流值I1和恒流源IC2的电流值I2的总和。
接着，对续取接近结束的操作进行描述。在此情部下，字线VW的电位被降低将存储单元1的MOS晶体管MT1和MT2置入非导通状态，同时通过改变控制端VL2的电压同样将用于读取的MOS晶体管MT1和MT2置入非导通状态。其结果，数据线D1和D2、位线B1和B2及存储单元1被彼此断开。然后，如果控制端VL1的电压同时升高将NPN晶体管Q3和Q4置入导通状态，则已经下降了一点的位线B1的电压瞬时返回到与数据线D1和D2相等的电位。这里，使位线B1和B2数据线D1和D2的电位彼此相等的原因如下。特别是，如果位线B1和B2的电位及数据线D1和D2的电位彼此不同，那么当用于读取的MOS晶体管MR1和MR2被在下一次置入导通状态时，位线B1和B2及数据线D1和D2彼此相连，且电流从具有相对高电位的数据线D1流到具有相对低电位的位线B1。然后由于此电流是通过读出放大器作为电压变化出现的，则会输出错误数据，直到数据线和位线的电位被稳定后为止。
图2示出内装有上述图1中的读出放大器的存储电路的电路图。
参考图2，连有很多存储单元1的第一对的位线B1和B1B分别通过用于读取的P沟道MOS晶体管MR11和MR12与共用数据线D1和D1B相连。另外，其它对的位线B2和B2B，…，及Bn和BnB也类似地分别通过用于读取的P沟道MOS晶体管(MR11及MR12)与共用数据线D1和D1B相连。P沟道MOS晶体管MR1及MR2的栅极端与控制端VL2相连。数据线D1和D2与NPN晶体管Q1和Q2发射极端及电阻R3和R4相连，NPN晶体管Q1和Q2的基极端与电源V2相连而作为输出端Z1的Z2的集电极端通过被提供用于将电流转换为电压的电阻R1和R2与另一电源V1相连。此外，对于第一对的位线B1和B1B，NPN晶体管Q3和Q4的发射极端用于当位线B1和B1B被选择时控制分别等于共用数据线D1和D1B的位线B1和B1B的电位，NPN晶体管Q3和Q4的集电极端与电源V3相连而基极端与控制端VL1相连。同样其它对的位线也具有上述的类似结构。
下面，参考图3中的流程图对图2中的存储电路的操作进行描述。
参考图3，在周期T1，下面对当某一存储单元1未被访问时的电路的各个端的电压进行描述。在此情况下，由于控制端VL2的电位高，用于读取的P沟道MOS晶体管MR11及MR12处于非导通状态，且通过电阻R1和R2提供的电流流过NPN晶体管Q1和Q2并分别流入电阻R3及R4。
在此情况下，如果电源V1=2．5V且V2=2．5V，则由于NPN晶体管Q1和Q2处于导通状态，那么在它们的基极端与发射端之间会出固定的电位差Vf1。这里，如果假设电位差Vf1为0．8V，那么共用数据线D1和D1B间的电压通常被固定到V2-Vf1=2．5-0．8=1．7V。由于数据线D1和D1B的电压通常为1．7V，其中电阻R3和R4的电阻值为20KΩ，那么流过电阻R1和R2的电流I1和I2都为1．7V÷20KΩ=85μA，且电流是从电源V1通过电阻器R1和R2提供。结果是，如果假设电阻器R1和R2的电阻值为2KΩ，则输出端Z1的电压为V1-R1×I1=2．3V-85UA×2．000Ω=2．33V，同样输出端Z2的电压也为2．33V。
在此情况下，在其中存储单元1被访问的条件下，由于在输出端Z1和Z2间没有电位差，则从存储单元1无数据输出。另外，由于一些电流流过形成存储单元1的处于非导通状态的MOS晶体管，如果与位线相连的NPN晶体管Q3和Q4的基极电位VL1上升到高电位，那么NPN晶体管Q3和Q4被置入导通状态，与位线B1和B1B相连的发射极端的电压表现为比NPN晶体管Q3和Q4的基极的控制端VL1的电位低一固定的电位差Vf2。
这里，由于流过NPN晶体管Q3和Q4的电流比流过NPN晶体管Q1和Q2的电流低很多，如果用相同的晶体管形成NPN晶体管Q3和Q4及NPN晶体管Q1和Q2，那么电位差Vf2低于电位差Vf1。相应地，有必要保证电压等于端子V2的电压，即2．5V，通过将控制端VL1的电压设定得比端子V2的电位低电位差Vf2与电位差Vf1间的差值或通过限定NPN晶体管Q3和Q4的形状来使该电压被用作控制端VL1电位，从而它们的电位差Vf2可为0．8等于电位差Vf1的电位。
通过上面描述的对付措施，位线B1和B1B间的电压也可被控制到0．8V(端V2-Vf2的电位)。然后，在此情况下，由于流过电路的电流为电流I1和I2的总和，即170μA，因为流过NPN晶体管Q3和Q4的电流很低，它们可被忽略。
其结果，存储电路的操作处于数据读取周期的图3的周期T2的条件。在此情况下，控制端VL2和VL1的电压下降。结果是，由于读取的P沟道MOS晶体管管MR11和MR12被置入导通状态，而同时用于电压稳定与位线B1和B1B相连的NPN晶体管Q3和Q4的基极电位下降。这样，晶体管Q3和Q4被置入非导通状态。
随后，位线B1和B1B及数据线D1和D1B分别被P沟道MOS晶体管MR11和MR12相连。在此情况下，由于数据线D1和D1B及位线B1和B1B的电位被调节到彼此相等，在位线B1和B1B及数据线D1和D1B间分别无电流流过。然后，如果在此情况下，与存储单元1相连的字线VW2的电位被变到高电位，则用于选择存储单元1的MOS晶体管MT1和MT2被置入导通状态，存储单元1被选择。在此情况下，如果假设存储单元1中的节点N1侧处于低电压状态而节点N2侧处于高电压状态，那么电流Icell流入存储单元1中的低电压侧的节点N1。
接着，如果假设电流Icell的50μA，那么由于此电流是从电源V1通过电阻R1提供的，流过电阻R1的电流为I1+IcellμA=85μA+50μA=135μA，输出端Z1的电压为电源的电压V1-(I1+Icell)×R1=2．5V-135μA×2．000Ω=2．23V。在此情况下，由于流过电阻R2的电流没有变化，输出端Z2的电压仍保持2．33V。随后，在输出端Z1和Z2间出出0．1V的电位差。然后，此电位差被连在下一级的运算放大器，由此获得存储单元1的输出。
另外，在此情况下，由于每个位线B1和B1B都具有一寄生电阻Rhit，它们的电位下降一点。例如，尺寸为3μm×4μm的合部512存储单元1与位线B1和电阻为70mΩ／μm的B1B相连，对于位于最远处的单元，每个位线的寄生电阻Rbit大约为300Ω。在此情况下，由于电流Icell=50μA，位线B1的电位下降300Ω×50μA并下降一点到(1．7-0．015)=1．685V。需注意的是，流过电路的总的电流为恒流源IC1+Icell的电流值与恒流源IC2的电流值的总和，为220μA。
现在，对完成读取后的周期T3进行描述。在此情况下，字线VW2的电位下降而控制端VL1和VL2的电位上升。接着，存储单元1的晶体管MT1和MT2被置入非导通状态并与位线B1和B1B断开。此外，用于读取的P沟道MOS晶体管MR11和MR12被置入非导通状态，同样数据线D1和D1B及位线B1和B1B也彼此断开。类似地，晶体管Q3和Q4也被置入导通状态。随后，电压已被降低的位线B1的电压返回到等于数据线D1的电位1．7V。
图2中所示的电路的读取操作以上述方式进行。同时，在图2中未特别示出写电路2，如果控制端VL1的电位降低使NPN晶体管Q3和Q4处于非导通状态而控制端VL2仍被保持在高电位，将P沟道MOS晶体管MR11和MR12置入非导通状态，升高字线VW2的电位将存储单元1和位于期间的位线B1和B1B置入导通状态，在此情况下，降低位线B1或B1B的电位，可进行写操作。
图4示出了内装有上述图1中读出放大器的另一存储电路的电路图。
参考图4，其中所示的存储电路是对上述图2的存储电路的修改。特别是，与多个存储单元1相连的第一对的位线B1和B1B通过用于读取的P沟道MOS晶体管MR11和MR12分别与数据线D1和D1B相连。此外，其它对的位线B2和B2B，…及Bn和BnB也类似地通过用于读取的P沟道MOS晶体管MR11及MR12与共用数据线D1和D1B相连。对于每个位线对，P沟道MOS晶体管MR11和MR12的栅极端与控制端VL2相连。数据线D1和D1B与NPN晶体管Q1和Q2的发射极端相连。
此外，在图4的存储电路中，恒流源IC1和IC2分别与用于代替图2的存储电路中所用的电阻R3和R4的数据线D1和D1B相连。然后，NPN晶体管Q1和Q2的基极端与电源V2相连而NPN晶体管Q1和Q2的作为端子Z1和Z2的集电极端通过电阻R1和R2与另一电源V1相连用于将电流变为电压。另外，当位线B1和B1B未被选择时用于使位线B1和B1B的电位等于共用数据线路D1和D1B的电位的NPN晶体管Q3和Q4的发射极端分别与位线B1和B1B相连，NPN晶体管Q3和Q4的集电极与电源V3相连而它们的基极与控制端VL1相连。另外，当位线B1和B1B被访问时用于短路位线B1和B1B的P沟道MOS晶体管MP3被连在位线B1与B1B之间，P沟道MOS晶体管MP3的栅极端与控制端VL3相连。
现在对图4的存储电路的操作进行描述。
这里，图4的存储电路的基本操作与图2的存储电路类似，但其区别在于，在图4的存储电路中，电阻R3和R4分别与数据线D1和D1B相连，在图4的存储电路中，恒流源IC和IC2分别与数据线D1和D1B相连。
在电阻元件被使用在图2的存储电路中时，流过电阻的电流随着电源电压的变化而被改变，这样就改变了输出电压。然而，当恒流源应用在图4的存储电路中时，即使电源电压变化，电流只表现出相对很小的变化。这样，使用恒流源的好处在于输出变化可被抑制并可获得高稳定性的工作。
图4的存储电路与图2的存储电路的区别还在于，当位线B1和B1B未被选择时用于短路位线B1和B1B的P沟道MO晶体管MP3被连在位线B1和B1B之间。
在图2的存储电路中，由于位线B1和B1B的电位只由NPN晶体管Q3和Q4来决定，流过NPN晶体管Q3和Q4的电流很低，位线B1和B1B的电位很容易变得不稳定，其结果，就有可能使位线B1和B1B的电位变得彼此不同。相反地，在P沟道MOS晶体管MP1被连在位线B1和B1B之间时，当位线B1和B1B未被选择时端子VL3(晶体管MP3的基极端)的电位被设定到低电位将晶体管MP3置入导通状态，从而短路位线B1和B1B，这样有一个好处，即可进一步稳定位线B1和B1B的电位。
如上所述，当存储单元未被选择时，流过电路的电流仅为电流值I1和I2，但当存储单元被选择时，除了电流值I1和I2外还流过电流Icell。即使与画数据线相连的位线数增多，这种情况也不改变。其结果，可以大大地抑制功率的消耗。
另外，由于与一对位线相连的那些NPN晶体管只是用于稳定电压的NPN晶体管Q3和Q4，且晶体管的集电极端全部与电源V3相连，NPN晶体管的集电极不需要彼此分离且可彼此相互靠近设置。结果是，NPN晶体管的结构密度可被提高，且即使存储单元的尺寸降低，NPN晶体管的结构也可很好地完成。
另外，由于读出放大器具有这样一种电路结构，即其能将位线和数据线的电压变化抑制以最大程度，即使当发生非选择和选择状态间的存储转换，也不会有电压变化，也不需要用于充电位线的寄生电容的时间。这样，可以获得高的存取速度。
虽然用具体实例对本发明的最佳实施例进行了描述，这些描述仅是为了描述的目的，需明确的是所作的改变或变化都不会脱离下面权利要求的实质及范围。
权利要求
1.一种用于静态型RAM的电流检测型的读出放大器，其特征在于包含一对共用数据线，其通过MOS晶体管与成对的位线相连，其中成对的位线与所述静态型RAM的存储单元的数据相连；一对发射极端与所述数据线相连的双极晶体管；第一电源，其通过电阻与作为所述读出放大器的信号输出端的所述双极晶体管的集电极端相连；第二电源；其与所述双极晶体管的基极端相连；及一对与所述双极晶体管的发射极端相连用于正常地向所述读出放大器提供电流的电阻元件。
2.根据权利要求1所述的电流检测型的读出放大器，其特征在于还包含一电位稳定电路，其与用于所述存储单元的所述成对位线的每一个相连；还包括一对双极晶体管，其发射极端与所述位线相连，而基极端与控制电路相连，而所述双极晶体管的集电极端与第三电源相连，由此，当与位线连的存储单元未被选择时，所述双极晶体管的所述基极端的基极电位被确定从而等于所述数据线的电位。
3.根据权利要求1所述的电流检测型的读出放大器，其特征在于还包含一电位稳定电路，其与用于存储单元的所述成对位线的每一个相连；还包括一对双极晶体管，其发射极端与所述位线相连，基极端与第一控制电路相连，而所述双极晶体管的集电极端与第三电源相连，所述位线通过所述MOS晶体管被彼此相连而所述MOS晶体管的栅电极与第二控制电路相连，由此，当与一对位线相连的存储单元未被选择时，所述MOS晶体管表现为导通状态使位线具有相等的电位并使所述双极晶体管的所述基极端的基极电位被确定等于所述数据的电位。
4.一种用于静态型RAM的电流检测型的读出放大器，其特征在于包含一对共用数据线，其通过MOS晶体管与成对的位线相连，其中成对的位线与所述静态型RAM的存储单元的数据相连；一对发射极端与所述数据线相连的双极晶体管；通过电阻与作为所述读出放大器的信号输出端的所述双极晶体管的集电极端相连的第一电源；一与所述用于正常地向所述读出放大器提供电流的所述双极晶体管的发射极端相连的恒流源。
5.根据权利要求4所述的电流检测型的读出放大器，其特征在于还包含一电位稳定电路，其与用于所述存储单元的所述成对位线的每一个相连；还包括一对双极晶体管，其发射极端与所述位线相连，基极端与控制电路相连，而所述双极晶体管的集电极端与第三电源相连，由此，当与位线相连的存储单元未被选择时，所述双极晶体管的所述基极端的基极电位被确定从而等于所述数据线的电位。
6.根据权利要求4所述的电流检测型的读出放大器，其特征在于还包含一电位稳定电路，其与用于所述存储单元的所述成对位线的每一个相连，并包括一对双极晶体管，其所射极端与所述位线相连，基极端与第一控制电路相连，而所述极晶体管的集电极端与第三电源相连，所述位线通过所述MOS晶体管被彼此相连，而所说的MOS晶体管的栅极与第二控制电路连接，由此，当与成对位线相连的存储单元未被选择时，所述MOS晶体管表现为导通状态，使位线具有相等的电位，并使所述双极晶体管的所述基极端电位被确定，从而等于所述数据线的电位。
全文摘要
一种高速读出放大器,其保证高的集成度并可抑制能耗的上升及即使在高集成度情况下速度的降低。与一静态型RAM的存储单元的数据相连接的成对位线通过MOS晶体管与一对共用数据线相连,一对双级晶体管的发射极端与数据线相连而作为读出放大器的信号输出端与集电极端通过电阻与第一电源相连,基极端与第二电源相连。另外,一对用于向读出放大器提供电流的电阻元件与双极晶体管的发射极端相连。
文档编号G11C7/06GK1204859SQ98102509
公开日1999年1月13日 申请日期1998年6月17日 优先权日1997年6月18日
发明者佐藤政春 申请人:日本电气株式会社