专利名称：非易失性半导体存储器的制作方法
技术领域：
本发明涉及一种非易失性半导体存储器。尤其是涉及一种擦除MOS闪速存储器的方法。
图2是已有技术的具有浮栅结构的闪速存储单元的截面图。该闪速存储器单元包括一半导体基片31、一漏极34、一源极35、一控制栅极36和一浮栅37。端子D、S、G和B是用于分别向漏极34、源极35、控制栅36和半导体基片31施加电压的电压端子。
具有图2所示结构的沟道热电子型的闪速存储器通过将电子注入浮栅37利用热电现象进行写操作，并通过在浮栅37中取出电子执行擦除操作。
在图2所示结构的闪速存储器中，第一擦除方法包括通过将每个端子B和G设定为地电位(后面称为GND)，以及将端子S设为第一正电位(后面称为VPP)，和保持端子D断开(开路状态)来产生一隧道电流，从而从浮栅37向源极35发射电子。此外，第二擦除方法包括，通过将端子G设为负电位(后面称为VER)，端子S为第二正电位(后面称为Vcc)，将端子B设到GND和保持端子D开路，来产生一隧道电流，从而自浮栅37向源极35发射电子。设定GND＜Vcc＜VPP。
然而，在图2的第一擦除方法中，由于源极35的电位(VPP)和半导体基片31电位(GND)之间的电位差很大，所以在源极35和半导体基片31之间产生了由热电子现象产生的电荷，致使该电荷按带间隧道效应注入到在半导体基片31上形成氧化膜中。
此外，在图2的第二擦除方法中，在源极35和半导体基片31之间电位差可降低的同时，产生另一个问题，即需要一个用于产生负电压VER的电路。
为克服上述已有技术的问题，在日本公开的专利号为No平4-229655(后面称为“公报1”)和日本公开的专利号为平5-343700(后面称为“公报2”)的文件中提出了有关技术。
图3是在公报1中所描述的闪速存储器单元的截面图。图3所示的闪速存储器单元包括一半导体基片41、导电型与半导体基片41相反的一深阱42、导电型与半导体基片41相同的一浅阱43、一漏极44、一源极45、一控制栅46和一浮动栅47。此外，端子D、S、G和BB是分别用于向漏极44、源极45、控制栅46和半导体基片41施加电压的电压端子。端子DWW和W是分别向深阱42和浅阱43施加电压的电压端子，其中端子W对应于图2中的端子B。
图3所示结构的闪速存储器单元的第一擦除方法包括从浮栅47取出电子半导体基片41，同时保持端子D和S开路，端子G和BB设定到GND，并对端子W和DW施加电压VPP。这就防止了源极45和半导体基片41之间的带间隧道效应。此外，第二擦除方法向控制栅46(端子G)施加电压VER同时将半导体基片41的电位设定到Vcc如在1992年11月的固体电路杂志，Vol.127，No.11，No.11中1547-1553页所描述的。
然而，在公报1的第一擦除方法中，在向深阱42和浅阱43施加电压VPP的情况下，存在一个半导体基片41和阱42、43之间的耐压问题。第二已有技术的第二擦除方法涉及到像在前一个已有技术中的第二擦除方法那样的问题，即另外需要一个产生负电压VER的电路的问题。
已有技术公报2的擦除方法通过设定图3的端子D和DW开路保持端子G、BB到电位GND，并设定端子W到Vcc端子S到VPP，以及端子G和BB到GND。公报2的已有技术通过将端子W设在电位Vcc降低了源极45和半导体基片41之间的电位差，从而防止了带间隧道效应。公报2给出的擦除方法有一个优点，就是不需要用于产生负电位VER的电路。
然而，发明者发现公报2的擦除方法产生在下面结构中将描述的问题。
在硅基片上形成的MOS晶体管是一个四端器件，其中也施加一个电压到基片上。用于向基片施加电压的接点形成在靠近晶体管。然后，由于为了有效地使用芯片，存储器是由致密地排列的存储单元配制的，所以接点是设制在一存储单元阵列的外周边。这种情况在三阱结构的存储器中也是相同的，这种结构在图4中给出。
图4A和4B示出了相关技术的三阱结构的闪速存储器。图4A是该闪速存储器的截面图，图4B闪速存储器的每一部分提供的电压波形。图4A所示的三阱结构的闪速存储器单元包括一半导体基片21、导电型与半导体基片21相反的一深阱22、导电型与半导体基片21相同的一浅阱23、源极241和242、源极251和252、控制栅261和262，以及浮栅271和272。另外，端子D、S、G和BB是用于分别向漏极241和242、源极251和252、控制栅261和262，以及半导体基片21施加电压的电压端子。端子DW和W是分别用于向深阱22和浅阱23施加电压的端子，端子W对应于图2中的端子B。电阻r表示阱23的电阻分量，电容C表示半导体基片21和阱23之间的寄生电容成分。
第一存储单元包括漏极241、源极251、控制栅261和浮动栅271，并被形成在阱(存储单元阵列)的端部。第二存储单元包括漏极242、源极252、控制栅262和浮动栅272，并且形成在该阱(存储单元阵列)的中间部分。
在相关技术中所示的包括半导体基片21、深阱22和浅阱23的结构，由于杂质的加入量小具有较高的电阻。另外，如图4A所示，当电压被加至阱22和23时，由于电阻r和寄生电容C，使在存储单元阵列的中心部分的第二存储单元的半导体基片的Y部分中，产生与在存储单元阵列的端部的第一存储单元的半导体基片的X部分相比的电位变化上的一个延迟。如图4B所法，当擦除电压VPP和Vcc被同步施加到源极251、252(端子S)和阱22、23(端子W、DW)时，在Y处的基片电位与在X处的基片电位相比具有一延迟的增加。由于在Y部分源极252和浅阱23间有很大的电压差，所以可能产生带间隧道效应。此外，这可能会增加擦除的散射。
本发明的目的是提供一种方法，其用于抑制在具有三阱结构的闪速存储器的擦除方面的带间隧道效应。
用于具有一基片、和形成在所述基片上的一浮栅、一控制栅和一源极的半导体存储器的本发明的擦除方法包括如下步骤向基片施加一第一电压；在向基片施加了第一电压之后，向源极施加高于第一电压的第二电压。
本发明的具有浮栅的半导体存储器包括一基片；形成在该基片上的一源极；向基片施加第一电压的第一电压施加电路；以及向源极施加比第一电压高的第二电压的第二电压施加电路；其中第二电压是在第一电压施加到基片之后加到源极的。
本发明的半导体存储器包括第一导电型的一半导体基片；形成在该半导体基片上的第一阱，该第一阱是第二导电型的；形成在该第一阱上的一第二阱，该第二阱是第一导电型的；以及具有第一控制栅和第一扩散区的第一存储器单元；其中扩散区是在第二阱被施加一低于第一电压的第二电压之后被施加一第一电压。
如上面所描述的，在本发明的半导体存储器中，由于存储单元是在消除了存储单元阵列半导体基片中的局部电位差之后被擦除的，所以它能够抑制由局部带间隧道效应产生的擦除散射。
通过下面结合附图的描述，本发明的以上或其它目的、积极效果和特征将变的更加清楚明了。
图1A是本发明第一实施例的闪速存储器的截面图；图1B示出了图1A中所示闪速存储器的每一部分所加的相应的电压。
图2示出了常规闪速存储器单元的截面图。
图3是常规闪速存储器单元的截面图。
图4A是已有技术的闪速存储器的截面图；图4B示出了图4A所示闪速存储器的各部分所加的相应的电压。
现结合图1A和1B描述本发明的第一实施例。
图1A所示的三阱结构的闪速存储器包括具有如P导电型的一半导体基片1、一与半导体基片1的导电型相反的例如N导电型的深阱2，与半导体基片1的导电型相同的例如为P型的一浅阱3、例如为N型的漏极41和42、例如为N型的源极51和52、控制栅61和62、以及浮栅71和72。另外，端子D、S、G和BB是分别用于向漏极41和42、源极51和52、控制栅61和62、以及半导体基片1施加电压的电压端子。端子S与电压供给电路VSC2连接，以向源极51提供电压Vcc和VPP。端子DW和W是用于分别向深阱2和浅阱3施加电压的电压端子，其中端子W对应于图2中的端子B。端子DW和W与电压供给电路VSC1连接，以向阱2和3提供电压Vcc。在图1A中，围绕存储单元的阱2和3被设置在每一擦除单元上。
首先对图2所示的存储单元施用本发明的方法进行描述，用以说明本发明的原理。在此例中，第一擦除电压Vcc为3.3V，被加至用于基片31的反栅极端B作为在时间t1的第一擦除操作。在同时，漏极34开路，而栅极端G接GND。然后，在一预定的时间周期过后，作为第二擦除电压的VPP，比如为15V，在时间t2被加至源极35的源极端子S。
按照半导体存储器的另一实施例，三阱结构如图1A所示。其描述了图1A所示的闪速存储器的一擦除方法。
首先，端子S、W、DW被设置为地电位GND，致使在X部分和Y部分的电压电位是地电位GND。这些是可以通过电路VSC1和VSC2设置的。
在时间t1，Vcc作为第一擦除电压，例如3.3V，通过电路VSC1被加到用于阱2和3的端子W和DW。这些不仅供给阱3而且也供给阱2的电源具有防止电流从P型阱3流出而进入N型阱2的作用。在另一方面，在图4A所示的存储器中，阱23加有电压Vcc，而阱22是开路状态。未解决的问题是正向电流将从P型阱23流入阱22，源极端子S经电路VSC2加有电压Vcc，如3.3V。如果在端子W被加有电压Vcc时，源极端子S仍然加有地电压GND，那么正向电流则从阱了流入源极51。因此，在时间t1处，加到源极端子S的电压从地电压GND变化到电压Vcc。源极51可以是开路的，由于通过与源极51正向连接的阱3施加的电压，致使源极51的电压几乎上升到电压Vcc，这种建立可以通过电路VSC2设置。端子G、BB被加有地电压GND，漏极D处于开路状态。
自时间t1开始的一预定时间周期过后，作为第二擦除电压的VPP，例如约15V，在时间t2被电路VSC2加至源极51、52所用的端子S。预定时间周期被确定为大于一时间常数t，该时间常数是由阱3的寄生电容C和从端子W到靠近存储单元阵列的中间部分的存储单元的电阻r确定的(t＝∑(Υ·C))。由于这可以消除已有技术中存在的基片电位的散射，并且所有单元是在相同状态下清除的，所以在擦除功能中的散射被降低。时间常数t是按将整个阱上的负载分成一份步常数电路的设计计算的，时间t1和t2是按延迟电路(未画出)制备的。由于延迟电路尺寸上小于已有技术中所述的用于产生负电压VER的电路，所以不需要考虑另增加一个新电路的问题。
在此实施例中，由于存储单元形成在设在每一擦除单元上的阱中，所以在每个阱上的寄生电容C和电阻r减少，而充电的时间常数减小，时间t1和t2的间隔减小，而擦除时间没有很大的延长。
此外，在实施例中，由于电压Vcc是在电压VPP被加至源极51之前预先加到阱2、3(端子W、DW)，所以与阱3正向接合的源极51的源极电位也增加到几乎为Vcc，在向源极51(端子S)施加擦除电压VPP时，提供了能够缩短电压上升时间的优点。也就是，上升期是除了从地电压GND至电压VPP之外源极51的电压从电压Vcc上升到电压VPP的一个期间。
如上所描述的，按照本发明在预定的时间段之后，由于电压是预先加到阱端子，所以擦除电压VPP加到源极端子。因此在每个擦除单元上存储单元阵列中所有存储单元的基片电位变成相同之后，可以施加擦除电压VPP。此外，擦除的状态变得均匀，而由带间隧道效应的产生引发的擦除后的散射的阀值可以减小。
显然本发明不局限于上面所述的实施例，在没有脱离本发明的保护范围的情况下是能够做出修改和变动的。
权利要求
1.用于具有形成在一基片上的浮动栅、控制栅和源极的半导体存储器的擦除方法，其特征在于包括步骤向基片施加一第一电压；在向所述基片施加所述第一电压之后，向源极施加比所述第一电压高的一第二电压。
2.根据权求要求1所述的方法，其特征在于所述第二电压是自所述第一电压被加至基片时起以一预定的时间延迟加至源极，所述时间延迟与基片的电压电位上升到基本上等于所述第一电压的时间相符。
3.根据权求要求1所述的方法，其特征在于当所述第一电压被加至基片时，所述第一电压加至源极。
4.一种半导体存储器，其具有包括浮栅的存储单元，其特征在于该半导体存储器包括一基片；形成在所述基片上的存储单元的一源极；且在比所述第一电压低的一第二电压被加至所述基片之后用于向所述源极施加第一电压的装置。
5.一种具有浮栅的半导体存储器，其特征在于包括一基片；在所述基片形成一源极；向所述基片施加第一电压的一第一电压施加电路；向所述源极施加高于所述第一电压的一第二电压的一第二电压施加电路；其中所述的第二电压是在所述第一电压被加至所述基片之后加至所述的源极。
6.根据权求要求5所述的半导体存储器，其特征在于当所述第一电压加至所述基片时，所述源极是在开路状态。
7.根据权求要求5所述的半导体存储器，其特征在于在所述第一电压被加至所述基片时，所述源极被施加所述第一电压。
8.一种半导体存储器件，其特征在于包括第一导电型的一半导体基片；在所述半导体基片形成的一第一阱，所述第一阱是第二导电型的；在所述第一阱上形成的一第二阱，所述第二阱是第一导电型的；且具有一第一控制栅和一第一扩散区的一第一存储单元；其中在所述第二阱被施加所述第一电压低的一第二电压之后，所述的扩散区被施加一第一电压。
9.根据权求要求8所述的半导体存储器，其特征在于当所述第二阱被施加以所述第二电压时，所述第一阱被施加以所述第二电压。
10.根据权求要求9所述的半导体存储器，其特征在于所述第一存储单元包括一第二扩散区，所述半导体基片和所述控制栅被施加以一地电压，而当所述第一电压被加至所述第二阱时，所述第二扩散区是在开路状态。
11.根据权求要求8所述的半导体存储器，还包括一第二存储单元，第二存储单元包括一第二控制栅和一第三扩散区，与所述第一存储单元相比所述第二存储单元设置为更远离所述第二阱的边缘。
12.根据权求要求11所述的半导体存储器，其特征在于还包括位于所述第一存储单元和所述第一阱的表面之间的所述第二阱上的用于向所述第二阱施加所述第二电压的一端子，其中所述第一存储单元位于所述端子和所述第二存储单元之间。
13.根据权求要求12所述的半导体存储器，其特征在于所述第一存储单元位于所述第二阱的外围侧，所述第二存储单元位于所述第二阱的中间，所述端子位于所述第二阱的所述外围侧。
全文摘要
一具有浮栅的存储单元,形成在第一导电型半导体基片上,并且设在形成于半导体基片上的具有第二导电型的一深阱和形成在该深阱内第一导电型的一浅阱的区域内。从浮栅发射电子的擦除操作是通过将控制栅设为地电压和源极端子S设为Vpp利用隧道效应现象进行的。在时间t1,深和浅阱加有电压V
文档编号G11C16/06GK1201240SQ9810219
公开日1998年12月9日 申请日期1998年5月29日 优先权日1997年5月29日
发明者大川真贤 申请人:日本电气株式会社