专利名称：带处理功能的存储器的制作方法
技术领域：
本发明涉及存储器。特别涉及包括存储信息的存储元件和对存储元件所存储的信息进行规定处理的内部处理手段的带处理功能的存储器。
背景技术：
为了进行图像数据等的运算处理，使用功能存储器。功能存储器不仅存储数据，而且也包括对存储的数据进行简单运算的功能。例如，有一种功能存储器，具有存储多个字的数据的存储器单元，同时对于每个字还具有运算电路。如果使用这种功能存储器，则不必用输入输出电路(I/O电路)和外部的主处理器，只要用内装的运算电路，就能对于一旦写入的数据并列处理各个字。因此，能高速地处理存储的大量的数据。此外，因主处理器的负担减小，所以不会由于图像数据等的运算处理而大幅度地减少其它的处理。
但是，以往的功能存储器存在以下的问题。为了减小存储器的面积，以往的功能存储器使用DRAM(Danamic Random Access Memory)作为存储器元件。因此，因必须进行刷新动作等，所以必须要很多的晶体管和布线，并且动作也麻烦。此外，因DRAM是易失性的存储器，所以由于电源的故障等，恐怕会使处理中的大量数据全部消失。
发明概述本发明为解决这种问题，其目的是提供使用的晶体管等的数量少、能用简单的动作进行处理、并且故障少的带处理功能的存储器。
基于本发明的带处理功能的存储器，包括存储信息的存储元件和对于存储在存储元件中的信息进行规定的处理的内部处理手段，其特征在于，利用强电介质的滞后特性存储信息的强电介质存储元件作为存储元件。
如前所述，虽然能很充分地表示本发明的特征，但其构成和内容及目的和特征，在参照附图的基础上，根据后述公开的将进一步更清楚。
附图简要说明
图1是表示基于本发明一实施形态的带处理功能的存储器的功能存储器10的整体结构的图。
图2是详细地表示功能存储器10的一部分的图。
图3是表示W单元34的结构图。
图4是表示读出放大器30的结构图的一例。
图5是表示缓冲器电路32的结构图的一例。
图6A是表示从外部写入信息时的各信号线状态的时序图。
图6B是表示向外部读出信息时的各信号线状态的时序图。
图7A是表示在内部进行加法处理的情况下从W单元34读出信息时的各信号线状态的时序图。
图7B是表示在内部进行加法处理的情况下从Q单元36读出信息时的各信号线状态的时序图。
图8是表示在内部进行加法处理的情况下将加法结果写入到Q单元36中时的各信号线状态的时序图。
图9是表示在强电介质电容器CF上产生的电压和电荷、即极化状态的关系图。
图10是表示作为基于本发明的其它实施形态存储元件的FET50的结构图。
实施发明的最佳方式下面，参照附图对实施本发明的最佳实施形态进行说明。
图1是表示基于本发明一实施形态的带处理功能的存储器的功能存储器10的整体结构图。功能存储器10包括单元矩阵部12，字解码器14，驱动电路16，数据解码器18，读出放大器20，位解码器22，作为读写切换手段的多个晶体管24，读写控制单元26和作为内部处理手段的多个加法器28。
在单元矩阵部12中，行列配置作为第1存储元件的W单元34和作为第2存储元件的Q单元36。交替配置以W单元34作为要素的行和以Q单元36作为要素的行。
如图2所示，以W单元34作为要素的行，构成作为第1字部的W字部LW1，LW2，…。以Q单元36作为要素的行，构成作为第2字部的Q字部LQ1，LQ2，…。利用相邻的W字部和Q字部，构成一对字部L。例如，利用W字部的LW1和Q字部的LQ1，构成一对1字部L1。
一对字部的对应的W单元34和Q单元36，构成作为一对存储器元件的一对单元38。
图3示出了W单元34的结构。W单元34包括强电介质电容器CF。借助于用2块电极夹入强电介质膜(例如PZT(PbZrxTi1-xO3))，形成强电介质电容器CF。通过作为对外开关手段的晶体管T1，将这样形成的强电介质电容器CF的一端40连接到数据线D上。此外，在数据线D和地G之间形成负载用电容器CB1。在本实施形态中，负载用电容器CB1由数据线D的寄生电容形成。将晶体管T1的栅极连接到字线WW上。
通过作为内部开关手段的晶体管T2，将强电介质电容器CF的一端40连接到内部数据线MW上。此外，在内部数据线MW和地G之间形成负载用电容器CB2。在本实施形态中，负载用电容器CB2由内部数据线MW的寄生电容形成。将晶体管T2的栅极连接到位线Bit上。
将强电介质电容器CF的另一端42连接到驱动线Drive上。
Q单元的结构也与W单元34的结构基本相同。其中，在Q单元36中，将晶体管T1的栅极连接到字线WQ上，此外，通过晶体管T2，将强电介质电容器CF的一端40连接到内部数据线MQ上。
回到图1，利用字解码器14选择任何一条字线WW或者WQ，选择所要的W字部或者Q字部。利用数据解码器18选择任何一条数据线D，选择所要的位B。也就是说，利用字解码器14和数据解码器18，对于被选择的任意的W单元34或者Q单元36，从外部进行信息的读入。这时，驱动电路16将规定的电压供给到驱动线Drive上。读出放大器20用作从W单元34或者Q单元36读出信息时的放大手段和再写入手段。
利用位解码器22，选择位线Bit，以选择所要的位B。也就是说，对于全部的字部L1，L2，…，对于由位解码器22选择的任意的位，进行内部运算处理。与从外部的信息读写的场合(前述)相同，这时，驱动电路16将规定的电压供给到驱动线Drive上。
如图2所示，通过晶体管24和读出放大器30，将内部数据线MW及MQ连接到加法器28上。在内部运算处理中，读出到内部数据线MW及MQ上并出现输出。读出放大器30用作从W单元34和Q单元36读出信息时的放大手段和再写入手段。通过缓冲器电路32，将加法器28的输出连接到内部数据线MQ上。在每一对字部上设置一对读出放大器30和1个缓冲器电路32。利用用于全部字部的加法器28和缓冲器电路32，构成读写控制单元26(参照图1)。将晶体管24的栅极连接到读写控制线R/W上。
在内部运算处理的读出时，利用读写控制线R/W使晶体管24成为导通(ON)状态，通过读出放大器30将从W单元34或者Q单元36读出的输出送到加法器28中。在内部运算处理的写入时，利用读写控制线R/W使晶体管24成为断开(OFF)状态，通过缓冲器电路32、内部数据线MQ，将加法器28的输出写入到Q单元36中。
图4示出了读出放大器30的结构的一例。用4个晶体管构成这种读出放大器30。此外，用4点与外部连接。1点连接到内部数据线MW上，另1点连接到基准电压线MWBar(在图中将横线附加在MW上)上。此外，将基准电压线MWBar连接到产生基准电压的等效元件(dummy cell)(未图示)上。读出放大器的其它的2点分别连接到线SAP、SANBar(在图中将横线附加在SAN上)上。借助于将适当的电压供给到线SAP、SANBar上，能使读出放大器30动作。
图5示出了缓冲器电路32的结构的一例。这种缓冲器电路32由4个晶体管构成，并连接到加法器28的输出端和内部数据线MQ上。此外，连接到作为控制输入的读写控制反转信号线R/WBar(在图中将横线附加在R/W上)。
当读写控制反转信号线R/WBar的信号为“0”时(即内部运算处理的读出时)，内部数据线MQ为高阻抗状态。当读写控制反转信号线R/WBar的信号为“1”时(即内部运算处理的写入时)，加法器28的输出反转，并供给到内部数据线MQ上。此外，构成的加法器28是能进行考虑到进位的加法，将加法结果反转并输出。
下面，就对于功能存储器10来自外部的读写动作进行说明。图6A是表示从外部写入信息时的各信号线状态的时序图。图6B是表示向外部读出信息时的各信号线状态的时序图。
下面，参照图2、图6A对从外部写入信息时的动作进行说明。在从外部写入信息时，首先，使全部的位线Bit和读写控制线R/W为“0”。由此，因全部的晶体管T2和全部的晶体管24为“OFF”状态，所以全部的内部数据线MW及MQ成为高阻抗状态。
在这种状态中，使连接到想要写入信息的单元的字线WW或者WQ成为“1”(参照图6A的(a))。下面，为了说明起见，假定想要写入信息的单元是图2所示的W单元34。借助于使所述的字线WW为“1”，与该字线WW连接的晶体管T1成为ON状态。由此，通过晶体管T1，将想要写入信息的单元的强电介质电容器CF的一端40连接到数据线D上。这时，因驱动线Drive和数据线D是“0”(参照图6A的(b))，强电介质电容器CF的两端成为同电位。因此，在这种状态中，强电介质电容器CF的极化状态不变。
接着，使驱动线Drive成为“1”(参照图6A的(c))。借助于使驱动线Drive成为“1”，强电介质电容器CF的另一端42成为“1”。这时，强电介质电容器CF的一端40仍保持原样是“0”。因此，相对于一端40在强电介质电容器CF的另一端42上施加正的电压。
图9是表示在强电介质电容器CF上产生的电压(以强电介质电容器CF的一端40为基准的情况下的另一端42的电压)和电荷(设在强电介质电容器CF的另一端42上施加正的电压时在强电介质电容器CF上产生的电荷为正)、即极化状态的关系图。如图9所示，借助于在强电介质电容器CF的另一端42上施加正的电压，强电介质电容器CF呈现极化状态P1。
在想要写入信息“0”的场合，数据线D原样地维持为“0”(参照图6A的(d))。
接着，使驱动线Drive成为“0”(参照图6A的(e))。由此，强电介质电容器CF的两端再次成为同电位。因此，强电介质电容器CF成为图9所示的极化状态P2(对应于信息“0”)。
在想要写入信息“1”的场合，数据线D成为“1”(参照图6A的(f))。由此，强电介质电容器CF的两端成为同电位。因此，强电介质电容器CF暂且成为图9所示的极化状态P2。
再进一步将数据线D保持成“1 ”不变，驱动线Drive成为“0”(参照图6A的(e))。由此，相对于一端40在强电介质电容器CF的另一端42上施加负的电压。因此，强电介质电容器CF成为图9所示的极化状态P3。
接着，使数据线D为“0”(参照图6A的(g))。由此，强电介质电容器CF的两端再次成为同电位。因此，强电介质电容器CF成为图9所示的极化状态P4(对应于信息“1”)。
这样，在写入所要的信息后，使字线WW为“0”(参照图6A的(o))，通过这样晶体管T1成为OFF状态。因此，强电介质电容器CF的一端40为高阻抗状态，结束写入处理。
这样，在所要的单元(W单元34，Q单元36)即所要的字部(W字部，Q字部)的所要的位上能写入所要的信息“0”或者“1”。
下面，参照图2、图6B对从所要的单元向外部读出信息时的动作进行说明。与写入的情况相同，在向外部读出信息时，首先，使全部的位线Bit和读写控制线R/W为“0”。由此，因全部的晶体管T2和全部的晶体管24为“OFF”状态，所以全部的内部数据线MW及MQ成为高阻抗状态。
在这种状态中，使连接到想要读出的单元的数据线D为“0”(参照图6B的(h))。借助于使数据线D为“0”，使与该数据线D连接的负载用电容器CB1预充电。此外，预充电结束后，使数据线D成为高阻抗状态。
接着，使连接到想要读出的单元的字线WW或者WQ为“1”(参照图6B的(i))。下面，为了说明起见，假定想要读出信息的单元是图2所示的W单元34。借助于使所述的字线WW为“1”，与该字线WW连接的晶体管T1成为ON状态。由此，通过该晶体管T1，将预充电的负载用电容器CB1和想要读出的单元的强电介质电容器CF串联连接。
接着，使驱动线Drive成为“1”(参照图6B的(j))。借助于驱动线Drive成为“1”，在串联连接的负载用电容器CB1和强电介质电容器CF的两端上施加规定的电压。一施加这种规定的电压，则与负载用电容器CB1和强电介质电容器CF的连接点相连的数据线D的电位就变动。数据线D的电位对应于存储在强电介质电容器CF中的信息内容(极化状态)进行变动。
在存储在强电介质电容器CF中的信息内容为“0”(对应于图9所示的极化状态P2)时，数据线D的电位几乎不变(参照图6B的(k))。
然后，读出放大器单元20(参照图1)的读出放大器(未图示)动作。读出放大器检测数据线D的电位的变化，判断信息内容为“0”，强制地使数据线D的电压为“0”。借助于从读出放大器读出这时的信息，能知道该单元存储的信息“0”。
借助于强制地使数据线D的电压为“0”，强电介质电容器CF呈现图9所示的极化状态P1。然后，使驱动线Drive返回到“0”(参照图6B的(m))，通过这样强电介质电容器CF成为图9所示的极化状态P2。这样一来，将与读出的信息相同内容的信息“0”再次写回到单元中。这是再写入处理。
另一方面，在存储在强电介质电容器CF中的信息内容为“1”(对应于图9所示的极化状态P4)的情况下，对于串联连接的负载用电容器CB1和强电介质电容器CF施加前述规定的电压时，数据线D的电位稍稍地变化(参照图6B的(n))。
因此，读出放大器单元20(参照图1)的读出放大器判断信息内容为“1”，强制地使数据线D的电压为“1”，借助于从读出放大器读出这时的信息，能知道该单元存储的信息“1”。
借助于强制地使数据线D的电压保持为“1”不变，然后，使驱动线Drive返回到“0”(参照图6B的(m))。强电介质电容器CF成为极化状态P3。这样，将与读出的信息相同内容的信息“1”再次写回到单元中。
这样，在结束读出和再写入后，使字线WW为“0”(参照图6B的(p))，晶体管T1成为OFF状态。因此，强电介质电容器CF的一端40为高阻抗状态，结束读出处理。
下面，对在功能存储器10的内部进行加法处理时的动作进行说明。图7A是表示在内部进行加法处理的情况下从W单元34读出信息时的各信号线状态的时序图。图7B是表示在内部进行加法处理的情况下Q单元36读出信息时的各信号线的状态时序图。图8是表示在内部进行加法处理的情况下将加法结果写入到Q单元36中时的各信号线的状态时序图。
在功能存储器10的内部进行加法处理时的动作能分开考虑成从W单元34和Q单元36读出信息到进行加法运算为止的动作，和将加法运算结果写入到Q单元36中的动作。
首先，参照图2、图7A、图7B对从W单元34和Q单元36读出信息到进行加法运算为止的动作进行说明。在内部进行加法运算时，首先，预先使全部的字线WW和WQ成为“0”。由此，因全部的晶体管T1为OFF状态，所以单元与全部的数据线D切断。
并行地进行从W单元34读出信息的处理和从Q单元36读出信息的处理。首先，使读写控制线R/W为“1”(参照图7A和图7B的(a))。由此，因全部的晶体管24成为ON状态，所以通过晶体管24，将全部的内部数据线MW及MQ与读出放大器30和加法器28相连。
接着，使全部的内部数据线MW及MQ为“0”(参照图7A和图7B的(b))。借助于使全部的内部数据线MW及MQ为“0”，则与内部数据线MW及MQ连接的全部的负载用电容器CB2预充电。此外，预充电结束后，使内部数据线MW，MQ成为高阻抗状态。
接着，使与构成想要进行加法运算处理的位的单元相连的位线Bit成为“1”(参照图7A和图7B的(c))。下面，为了说明起见，假定想要进行加法运算处理的位是图2所示的位B1。此外，虽然对于多个字部L1、L2、…同时并行地进行处理，但仅对于第1字部L1进行说明。
借助于使位线Bit成为“1”，连接到该位线Bit的晶体管T2成为ON状态，因此，通过该晶体管T2，将预充电的负载用电容器CB2和构成想要进行加法运算处理的位的单元的强电介质电容器CF串联连接。
接着，使驱动线Drive成为“1”(参照图7A和图7B的(d))。借助于使驱动线Drive成为“1”，在串联连接的负载用电容器CB2和强电介质电容器CF的两端上施加规定的电压。一施加这种规定的电压，则与负载用电容器CB2和强电介质电容器CF的连接点相连的内部数据线MW及MQ的电位就分别变动。内部数据线MW及MQ的电位分别对应于存储在强电介质电容器CF中的信息内容(极化状态)进行变动。
在存储在强电介质电容器CF中的信息内容为“0”(对应于图9所示的极化状态P2)时，存储“0”的内部数据线MW及MQ的电位几乎不变(参照图7A和图7B的(e))。
然后，读出放大器30动作。读出放大器30检测内部数据线MW及MQ的电位的变化，判断信息内容为“0”，强制地使内部数据线MW及MQ的电压为“0”。加法器28从一对读出放大器30获得这时的信息。
借助于强制地使内部数据线MW及MQ的电压为“0”，强电介质电容器CF呈现图9所示的极化状态P1。然后，借助于使驱动线Drive返回到“0”(参照图7A和图7B的(g))，强电介质电容器CF成为极化状态P2。这样，将与读出的信息相同内容的信息“0”再次写回到单元中。
另一方面，在存储在强电介质电容器CF中的信息内容为“1”(对应于图9所示的极化状态P4)的情况下，对于串联连接的负载用电容器CB2和强电介质电容器CF施加前述规定的电压时，存储“1”的内部数据线MW及MQ的电位稍稍地变化(参照图7A和图7B的(h))。
因此，读出放大器30判断信息内容为“1”，强制地使内部数据线MW及MQ的电压为“1”(参照图7A和图7B的(f))，加法器28从一对读出放大器30获得这时的信息。
借助于强制地使内部数据线MW及MQ的电压保持为“1”不变，然后，使驱动线Drive返回到“0”(参照图7A和图7B的(g))。通过这样强电介质电容器CF成为极化状态P3。这样，将与读出的信息相同内容的信息“1”再次写回到单元中。
这样，在结束读出和再写入后，使位线Bit为“0”(参照图7A和图7B的(i))，晶体管T2成为OFF状态。因此，强电介质电容器CF的一端40为高阻抗状态。
接着，读写控制线R/W返回到“0”(参照图7A和图7B的(j))。由此，因这时晶体管24为“OFF”状态，所以内部数据线MW成为高阻抗状态。此外，因读写控制反转信号线R/WBar的信号为“1”，所以如前所述，通过缓冲器电路32，将加法器28的加法结果供给到内部数据线MQ(参照图7A和图7B的(k))。
下面，参照图2和图8对将供给到内部数据线MQ的前述的加法运算结果写入到Q单元36中的动作进行说明。接通从W单元34和Q单元36读出信息到进行加法运算为止的动作，使字线WW及WQ和读写控制线R/W为“0”。此外如前所述，将加法器28的加法运算结果供给到内部数据线MQ。另一方面，内部数据线MW成为高阻抗状态。
首先在这种状态下，使位线Bit为“1”(参照图6的(l))。借助于使位线Bit为“1”，连接到该位线Bit上的晶体管T2成为ON状态。因此，通过晶体管T2将强电介质电容器CF的一端40连接到内部数据线MW及MQ上。这时，因内部数据线MW是高阻抗状态，所以不管驱动线的值如何，连接到内部数据线MW上的W单元34的存储内容不变。
另一方面，因将来自加法器28的加法运算结果供给到内部数据线MQ，所以连接到内部数据线MQ上的Q单元36的存储内容根据加法运算的结果进行重写。
首先，对加法运算结果为“0”的情况进行说明。这种情况下，因驱动线Drive和内部数据线MQ是“0”(参照图8的(m)、(n))，所以Q单元36的强电介质电容器CF的两端为同电位。因此，在这种状态下，强电介质电容器CF的极化状态不变。
接着，使驱动线Drive成为“1”(参照图8的(o))。借助于使驱动线Drive成为“1”，强电介质电容器CF的另一端42成为“1”。这时，强电介质电容器CF的一端40仍是“0”不变。因此，相对于一端40在强电介质电容器CF的另一端42上施加正的电压。
如图9所示，借助于在强电介质电容器CF的另一端42上施加正的电压，强电介质电容器CF呈现极化状态P1。然后，使驱动线Drive成为“0”(参照图8的(p))。由此，强电介质电容器CF的两端再次成为同电位。因此，强电介质电容器CF呈现极化状态P2(对应于信息“0”)。
另一方面，在加法运算结果为“1”时，驱动线Drive是“0”，相反内部数据线MQ是“1”(参照图8的(m)、(n))。因此，在Q单元36的强电介质电容器CF的另一端42上相对于一端40施加了负电压。因此，强电介质电容器CF呈现图9所示的极化状态P3。
接着，使驱动线Drive成为“1”(参照图8的(o))。由此，强电介质电容器CF的两端再次成为同电位。因此，强电介质电容器CF呈现图9所示的极化状态P4(对应于信息“1”)。
再进一步借助于使驱动线Drive成为“0”(参照图8的(p))，强电介质电容器CF再次呈现图9所示的极化状态P3。然后，借助于在高阻抗状态放置强电介质电容器CF，随着时间增加，一部分电荷放电，成为图9所示的极化状态P4。
这样，在将供给到内部数据线MQ的加法运算结果写入到Q单元36中后，位线Bit为“0”(参照图8的(r))，晶体管T2成为OFF状态。因此，强电介质电容器CF的一端40成为高阻抗状态。
这样，对于所要的位，能对于多个字部L1、L2、…同时并行地进行加法处理。为了对于全部位进行前述的加法处理，只要对进行加法处理的位依次移位进行处理即可。
此外，在前述实施形态中，是对每一对字部设置一个加法器，但加法器的配置和数量不限于此。例如也可能是对每个位设置一个加法器的结构。此外，也可以对每一对存储元件设置一个加法器。也可以是对功能存储器整体仅设置一个加法器的结构。
此外，在前述实施形态中，是以用加法器作为内部处理手段的场合为例进行了说明，但内部处理手段不限于此，也可以用例如乘法器等的其它的算术运算手段、逻辑运算手段、和移位手段等作为内部处理手段。
此外，在前述实施形态中，是读出存储在第1存储元件中的信息和存储在第2存储元件中的信息并进行运算处理，并将处理结果写入到第2存储元件中的结构，但本发明不限于这种结构。也可以例如是读出存储在第1存储元件中的信息和存储在第2存储元件中的信息并进行运算处理，并将处理结果写入到第3存储元件中的结构。此外，也可以是对存储在第1存储元件中的信息进行平方运算，并将处理结果写入到第2存储元件中的结构。此外，也可以是对存储在第1存储元件中信息进行平方运算，并将计算结果写入到原来的第1存储元件中的结构。
此外，在前述实施形态中，作为存储元件是以包括强电介质电容器和与强电介质电容器串联连接的负载用电容器的存储元件为例进行了说明，但是存储元件不限于此，也能使用图10所示的用强电介质膜的FET(场效应晶体管)。图10所示的FET50称为MFMIS(metal Ferrorelectric Metal Insulator Silicon)结构的FET，是在半导体基板52的沟道形成区域CH上顺序地形成栅极氧化膜54、浮栅56、强电介质膜58和控制栅60。
使FET50(N沟道)的基板52接地，若将正电压+V供给到控制栅60上，则强电介质膜58就发生极化反转。即使去除控制栅60的电压，由于强电介质膜58的残留极化，在沟道形成区域CH上会发生负的电荷。将其作为例如“1”状态。
相反地，若将负电压-V供给到控制栅60上，则强电介质膜58就发生逆向极化反转。即使去除控制栅60的电压，由于强电介质膜58的残留极化，在沟道形成区域CH上会发生正的电荷。将其作为“0”状态。这样，将信息(“1”或者“0”)写入到FET50中。
为了读出写入的信息，将读出电压Vr供给到控制栅60上。将读出电压Vr设定在“1”状态的FET50的阈值电压Vth1和“0”状态的FET50的阈值电压Vth0之间。因此，将读出电压Vr供给到控制栅60上时，借助于检测是否有规定的漏极电流流过，就知道写入的信息是“1”还是“0”。在进行读出时，写入的信息不会消失。
这样，采用用强电介质膜的FET，则能所谓的非破坏性读出。由此，在进行读出时，不会一下子之间破坏存储内容。因此，读出动作时的动作速度快。此外，消耗功率少。此外因很少强电介质膜的劣化，所以进一步提高了关于存储内容保持的可靠性。
基于本发明的带处理功能的存储器，其特征在于，利用强电介质的滞后特性存储信息的强电介质存储元件作为存储元件。
也就是说，因为强电介质存储元件是非易失性存储元件，所以不要刷新动作等。因此，能减少使用的晶体管和布线数。此外，能用简单的动作进行读写和运算处理。此外，即使发生电源的故障等，处理中的大量的数据也不会消失。
基于本发明的带处理功能的存储器，其特征在于，包括对外开关手段和内部开关手段。
因此，借助于使对外开关手段为接通状态、使内部开关手段为断开状态，能从存储器的外部进行向存储元件的信息的读写。此外，借助于使对外开关手段为断开状态、使内部开关手段为接通状态，能用内部处理手段对存储在存储元件中的信息进行规定的处理。
基于本发明的带处理功能的存储器，其特征在于，所述内部处理手段在内部开关手段为接通状态时从所述存储元件中读出信息，在对读出的信息进行规定的处理后，将处理结果写入到存储元件中。
因此，对于存储元件可不从存储器外部进行存取，即能处理存储在存储元件中的信息，并存储处理后的信息。因此，能在存储器的内部进行一定的信息处理，同时存储处理结果。
基于本发明的带处理功能的存储器，其特征在于，设置读写切换手段和缓冲器电路，在从所述存储元件将信息读出到内部处理器手段中时，使内部开关手段和读写切换手段为接通状态，在将所述处理结果写入到存储元件中时，使内部开关手段为接通状态、同时使读写切换手段为断开状态，并且用所述缓冲器电路将处理结果写入到存储器元件中。
因此，通过内部开关手段和读写切换手段，在从所述存储元件将信息读出到内部处理器手段中时能确实地读出，通过缓冲器电路和内部开关手段，在将所述处理结果写入到存储元件中时能确实地写入。
基于本发明的带处理功能的存储器，其特征在于，设置第1存储元件和第2存储元件作为所述存储元件，所述内部处理手段读出存储在第1存储元件中的信息和存储在第2存储元件中的信息并进行运算处理，将处理结果写入到第2存储元件中。
因此，对于必须借助于运算处理2种信息得到新的信息、而且在原来的信息中至少1种信息在运算处理后不需要的情况下，能减少存储元件数，是比较理想的。
基于本发明的带处理功能的存储器，其特征在于，在每个由第1字部和第2字部构成的一对字部中，设置一个所述内部处理手段，用一对字部对应的一对存储元件单位进行所述运算处理，同时并列地进行对应于多对字部的多个运算处理。
因此，能位串联而且字并联地进行对于多对字部的运算。因此，能高速地进行大量的信息处理。
基于本发明的带处理功能的存储器，其特征在于，所述内部处理手段是加法器。
因此，特别适合于必须大量而且实时地进行简单的信息处理的图像处理等。
基于本发明的带处理功能的存储器，其特征在于，所述存储元件包括强电介质电容器和与强电介质电容器串联连接的负载用电容器。
因此，能用简单的结构作成存储元件。因此，形成的存储器小型、紧凑。
在前述的说明中，虽然以理想的实施形态对本发明进行了说明，但不限于所用的各术语，各术语是用于说明的，只要不脱离本发明的范围和精神并在所附的权利要求的范围之内，可以进行变更。
权利要求
1.一种带处理功能的存储器，包括存储信息的存储元件和对于存储在存储元件中的信息进行规定的处理的内部处理手段，其特征在于，利用强电介质的滞后特性存储信息的强电介质存储元件作为存储元件。
2.如权利要求1所述的带处理功能的存储器，其特征在于，包括控制是否能在所述存储器的外部和所述存储元件之间进行信息交换的对外开关手段，和控制是否能在所述内部处理手段和所述存储元件之间进行信息交换的内部开关手段。
3.如权利要求2所述的带处理功能的存储器，其特征在于，所述内部处理手段在内部开关手段为接通状态时从所述存储元件中读出信息，在对读出的信息进行规定的处理后，将处理结果写入到存储元件中。
4.如权利要求3所述的带处理功能的存储器，其特征在于，设置在所述存储器元件与内部处理手段之间的信号传输通路中的与内部开关手段串联配置的读写切换手段，和用于将所述处理结果写入到存储器元件中的缓冲器电路，在从所述存储元件将信息读出到内部处理器手段中时，内部开关手段和读写切换手段为接通状态，在将所述处理结果写入到存储元件中时，内部开关手段为接通状态、同时读写切换手段为断开状态，并且用所述缓冲器电路将处理结果写入到存储器元件中。
5.如权利要求3所述的带处理功能的存储器，其特征在于，设置第1存储元件和第2存储元件作为所述存储元件，所述内部处理手段读出存储在第1存储元件中的信息和存储在第2存储元件中的信息并进行运算处理，将处理结果写入到第2存储元件中。
6.如权利要求5所述的带处理功能的存储器，其特征在于，多个配置所述第1存储元件作为第1字部，多个配置所述第2存储元件作为第2字部，在每个由第1字部和第2字部构成的一对字部中，设置一个所述内部处理手段，用一对字部对应的一对存储元件单位进行所述运算处理，同时并列地进行对应于多对字部的多个运算处理。
7.如权利要求3所述的带处理功能的存储器，其特征在于，所述内部处理手段是加法器。
8.如权利要求1所述的带处理功能的存储器，其特征在于，所述存储元件包括强电介质电容器和与强电介质电容器串联连接的负载用电容器。
9.如权利要求2所述的带处理功能的存储器，其特征在于，所述存储元件包括强电介质电容器和与强电介质电容器串联连接的负载用电容器。
10.如权利要求4所述的带处理功能的存储器，其特征在于，设置第1存储元件和第2存储元件作为所述存储元件，所述内部处理手段读出存储在第1存储元件中的信息和存储在第2存储元件中的信息并进行运算处理，将处理结果写入到第2存储元件中。
11.如权利要求4所述的带处理功能的存储器，其特征在于，所述内部处理手段是加法器。
12.如权利要求4所述的带处理功能的存储器，其特征在于，所述存储元件包括强电介质电容器和与强电介质电容器串联连接的负载用电容器。
13.如权利要求10所述的带处理功能的存储器，其特征在于，多个配置所述第1存储元件作为第1字部，多个配置所述第2存储元件作为第2字部，在每个由第1字部和第2字部构成的一对字部中，设置一个所述内部处理手段，用一对字部对应的一对存储元件单位进行所述运算处理，同时并列地进行对应于多对字部的多个运算处理。
14.如权利要求10所述的带处理功能的存储器，其特征在于，所述内部处理手段是加法器。
15.如权利要求10所述的带处理功能的存储器，其特征在于，所述存储元件包括强电介质电容器和与强电介质电容器串联连接的负载用电容器。
16.如权利要求13所述的带处理功能的存储器，其特征在于，所述内部处理手段是加法器。
17.如权利要求13所述的带处理功能的存储器，其特征在于，所述存储元件包括强电介质电容器和与强电介质电容器串联连接的负载用电容器。
18.如权利要求5所述的带处理功能的存储器，其特征在于，所述内部处理手段是加法器。
19.如权利要求6所述的带处理功能的存储器，其特征在于，所述内部处理手段是加法器。
20.如权利要求3所述的带处理功能的存储器，其特征在于，所述存储元件包括强电介质电容器和与强电介质电容器串联连接的负载用电容器。
全文摘要
本发明揭示一种使用的晶体管等的数量少、能用简单的动作进行处理、并且故障少的带处理功能的存储器。W单元(34)包括强电介质电容器CF。通过晶体管T1，将强电介质电容器CF的一端(40)连接到数据线D上。通过晶体管T2，将强电介质电容器CF的一端(40)连接到内部数据线MW上。Q单元(36)的结构也大致相同。用数据线D从外部进行信息的读写。用内部数据线MW、MQ将W单元(34)和Q单元(36)的内容送到加法器(28)中，并通过缓冲器电路(32)将运算结果写入到Q单元(36)中。借助于使用强电介质电容器CF，能用简单的结构实现功能存储器。
文档编号G11C7/10GK1239576SQ98801358
公开日1999年12月22日 申请日期1998年7月17日 优先权日1997年7月18日
发明者田丸啓吉, 野澤博, 藤井芳郎, 神澤公 申请人:罗姆股份有限公司