专利名称：可编程的非易失性存储器装置和使用该装置的微型计算机的制作方法
技术领域：
本发明涉及EEPROM(电可擦除可编程只读存储器)等非易失性存储器和使用该存储器的微型计算机。图9中示出内置现有技术的内置EEPROM的半导体装置的内部结构的例子。该半导体装置具有EEPROM块214和序列发生器电路202。EEPROM块214还包括EEPROM201、读出放大器电路212和升压电路213。作为能从半导体装置外部来控制EEPROM块214的信号，准备了能指定EEPROM201的地址值的EEPROM地址总线203、使数据值对于EEPROM201进行输入输出的EEPROM数据总线204、决定EEPROM块214本身的可否存取的允许信号205、命令向EEPROM201的数据写入的编程信号206以及命令EEPROM201的数据的擦除的允许信号207。在此，将允许信号205、编程信号206和擦除信号207分别定为低电平是激活状态。
此外，作为半导体装置内部的EEPROM块214的控制信号，有X译码器允许信号208、Y译码器允许信号209、读出放大器允许信号210、升压电路允许信号211、编程脉冲信号215和擦除脉冲信号216，分别定为高电平是激活状态。
在此，考虑打算向EEPROM201的特定地址进行数据的写入的情况。参照作为写入时的时序图的
图10来说明该数据写入工作。
各信号的初始状态如下所述。允许信号205、编程信号206和擦除信号207分别为高电平，X译码器允许信号208、Y译码器允许信号209、读出放大器允许信号210和升压电路允许信号211是低电平，将任意电平输入到地址总线203上，从上述EEPROM201将任意的数据值输出到数据总线204上。
为了从该初始状态进行数据写入，首先将允许信号205设为低电平，将打算进行数据写入的地址值输入到地址总线203上。其后，在将编程信号206定为低电平之后，将打算写入的数据值输入到数据总线204上。此时，接受允许信号205、编程信号206的序列发生器电路202使X译码器允许信号208、Y译码器允许信号209、读出放大器允许信号210、升压电路允许信号211在激活状态下发生，使编程脉冲信号215作为激活状态来发生。这些信号成为EEPROM201进行数据写入工作用的信号。如果按照EEPROM201的特性规格发生各允许信号的发生时序、脉冲信号的脉冲长度，则可将所希望的数据值对EEPROM201的特定地址进行写入。
在使写入结束的情况下，也由序列发生器电路202使各信号成为非激活状态，如果控制成来自外部的输入信号也成为非激活状态，则能返回到初始状态。
在进行数据的擦除的情况下，也与写入时相同，按照图11来进行。在数据擦除的情况下，擦除信号成为激活状态，进行EEPROM201的数据的擦除。
在上述的现有技术中，在半导体装置内部，序列发生器电路202是不可缺少的。必须使应由该序列发生器电路202发生的各信号按图10中示出的时序(timing)来发生。在正常情况下，为了对EEPROM201进行数据的写入，必须使这些信号间的发生时序以尽可能接近于规格的值准确地发生。因此，产生下述问题序列发生器电路202的电路结构必须精密地形成信号延迟，故其结构变得复杂，电路规模也变大。因此，为了能设计满足要求的序列发生器电路202，必须进行充分的研究和验证，开发时间变长。此外，还存在制品开发时的调整(debug)变得困难的缺点。
再有，如果作成全部EEPROM的控制信号能从半导体装置的外部来操作那样的结构，则产生下述问题因半导体装置的端子数目增加和布线区域增加引起的芯片集成度的恶化及芯片面积增大。此外，为了准确地得到信号的延迟时间，产生必须在电路结构上安装振荡电路、或必须有从半导体装置外部使振荡信号输入等的装置的情况。此时，必须在半导体装置的芯片上附加新的电路以用作振荡信号的处理，在将低成本的商品供给市场方面是不理想的。
因此，本发明的目的在于提供一种可编程的非易失性存储器装置和使用该装置的微型计算机，该存储器中不内置电路规模大、在验证方面需要长时间、调整困难的序列发生器电路。
本发明的另一个目的在于提供一种非易失性存储器装置和使用该装置的微型计算机，该存储器可在不内置序列发生器电路的情况下进行编程，同时可减少外部端子数，可缩小内部布线面积。
本发明的再一个目的在于提供一种非易失性存储器装置，其中即使设置控制非易失性存储器的寄存器，即使不扩大地址区域，也可防止该寄存器的地址值与非易失性存储器的地址值的重复。
本发明的又一个目的在于提供一种微型计算机，其中在并行输入模式和串行输入模式的任一种模式下都能输入在编程方面所必须的数据，而且能缩小电路规模。与本发明有关的非易失性存储器装置具有被设定编程模式和正常读出模式的非易失性存储器和连接到上述非易失性存储器的寄存器。在被设定编程模式时，对寄存器供给在执行编程模式方面所必须的多个数据，而且从上述寄存器读出上述各个数据，供给上述非易失性存储器。因而，通过还从寄存器发出各种时序信号，在非易失性存储器装置内部不需要序列发生器等，其电路结构变得比以往简单。
在此，在编程模式时，除了数据改写工作外，可包含改写数据的读出工作和数据擦除工作。在执行这些工作时，对寄存器供给在该工作方面所必须的地址数据、改写数据和控制数据等，而且通过从上述寄存器读出各个数据，可执行上述非易失性存储器的编程。
寄存器可包含多个触发器而构成。通过对多个触发器供给控制数据，而且将其读出，可对非易失性存储器供给在执行编程模式方面所必须的多个控制时序信号。这样，通过使控制时序信号从触发器输出，与现有的序列发生器电路相比，可大幅度简化电路。
该多个控制时序信号的至少一个信号变成激活的逻辑最好与其它信号的逻辑不同。如果这样的话，则即使在电源接通时全部的控制时序信号变成高电平或低电平，在非易失性存储器中存储的数据也不会被破坏。
本发明的非易失性存储器装置还具有输入输出装置，可通过输入输出装置从装置外部输入被供给寄存器的数据。由此，可从装置外部控制寄存器的工作。
与本发明有关的微型计算机具有被设定编程模式和正常读出模式的非易失性存储器、连接到上述非易失性存储器的寄存器和在上述正常读出模式时对上述非易失性存储器进行存取的中央运算处理单元。在被设定编程模式时，对上述寄存器供给在执行编程模式方面所必须的数据，而且从上述寄存器读出上述各个数据，供给上述非易失性存储器。
该微型计算机通过还从寄存器发出各种时序信号，在微型计算机内部不需要序列发生器等，其电路结构变得比以往简单。
该寄存器最好具有地址值，能指定地址。而且，寄存器的地址值最好存在于与非易失性存储器的被分配的地址空间不同的空间内。如果这样做，则微型计算机没有必要在同一地址空间内准备寄存器的地址值。因而，特别是在只具有小容量的地址区域的微型计算机的情况下，是有利的。
本发明的微型计算机还具有输入输出装置，可从外部通过输入输出装置输入被供给寄存器的信号。如果这样做，则可利用从外部通过输入输出装置输入的信号来指定寄存器的地址值。再有，还从外部通过输入输出装置输入寄存器中被存储的数据值。再者，还可利用从外部通过输入输出装置输入的信号对寄存器中被存储的数据进行初始化。
可设置使该并行输入输出装置择一地连接到与中央运算处理单元连接的数据总线和寄存器中的一方的第1开关。该第1开关通过在编程模式时将并行输入输出装置连接到寄存器上，可将通过并行输入输出装置输入的多个数据供给寄存器。另一方面，在正常读出模式时通过利用第1开关将并行输入输出装置连接到数据总线上，可利用中央运算处理单元的控制，通过数据总线和并行输入输出装置输入输出各种数据。
再有，最好设置使非易失性存储器的输入输出线择一地连接到与中央运算处理单元连接的数据总线和寄存器中的一方的第2开关。该第2开关通过在编程模式时将非易失性存储器的输入输出线连接到寄存器上，可将中央运算处理单元通过串行输入输出装置以串行方式输入的多个数据并行地供给寄存器。另一方面，在正常读出模式时通过第2开关将非易失性存储器的输入输出线连接到数据总线上。由此中央运算处理单元可将非易失性存储器作为ROM等存储装置来利用。
上述输入输出装置可包含以串行方式输入多个数据的串行输入输出装置而构成。此时，中央运算处理单元将通过串行输入输出装置以串行方式输入的多个数据并行地供给寄存器。
上述输入输出装置也可包含在上述串行输入模式时以串行方式输入多个数据的串行输入输出装置和在上述并行输入模式时以并行方式输入上述多个数据的并行输入输出装置而构成。而且，在串行输入模式时，由上述中央运算处理装置将通过上述串行输入输出装置以串行方式输入的上述多个数据并行地供给上述寄存器，在上述并行输入模式时，将通过上述并行输入输出装置输入的上述多个数据供给上述寄存器。此时，最好也设置上述第1、第2开关。图1是示出本发明的微型计算机的一例的框图。
图2A～图2C是说明不同的工作模式时的存储空间用的概略说明图。
图3是图1中示出的微型计算机的寄存器块和EEPROM块的详细图。
图4是示出图3中示出的寄存器块的内部结构的一例的框图。
图5是说明对EEPROM进行数据写入的时序图。
图6是寄存器块内的寄存器的构成元件的概略说明图。
图7是寄存器块内的生成控制信号用的寄存器的概略说明图。
图8是寄存器块内的改写数据用的寄存器的概略说明图。
图9是示出现有技术的半导体装置的结构的框图。
图10是说明现有技术的对EEPROM进行数据写入的时序图。
图11是说明现有技术的对EEPROM进行数据擦除的时序图。以下，参照附图详细地说明本发明的实施形态。
(单片微型计算机的概要)图1是应用了本发明的单片微型计算机10的框图。图1中示出的微型计算机10内置EEPROM块114，可对该EEPROM块114设定编程模式和正常读出模式。再有，图1中示出的EEPROM块114的编程模式的执行方式有2种，一种是并行输入模式，另一种是串行输入模式。图1中示出的微型计算机10可利用来自外部的信号进行该并行/串行输入模式的切换。
在图1中示出的微型计算机10中，除了上述的EEPROM块114之外，还将RAM(随机存取存储器)14、通用逻辑电路16等连接到与CPU(中央运算处理单元)12连接的数据总线13上。振荡电路18输出在微型计算机10内部工作方面必要的时钟。
该微型计算机10还具有串行输入输出装置20和并行输入输出装置22。串行输入输出装置20连接到数据总线13上。并行输入输出装置22通过第1开关24连接到EEPROM块114和数据总线13上。
该微型计算机10还具有控制EEPROM块114用的寄存器块102。该寄存器块102连接到数据总线13上。此外，EEPROM块114通过第2开关26连接到寄存器块102和数据总线13上。
(编程模式和正常读出模式)在图1中示出的微型计算机10中，可设定对EEPROM块114进行编程用的编程模式和将EEPROM块114作为ROM使用并执行来自该ROM的数据读出的正常读出模式。
如果设定正常读出模式，则EEPROM块114通过第2开关26只与数据总线13连接，断开与寄存器块102的连接。因而，CPU10通过数据总线13对EEPROM块114进行访问，读出必要的数据。再有，在正常读出模式时，并行输入输出装置22通过第1开关24与数据总线13连接，断开并行输入输出装置22与寄存器块102的连接。
在该正常读出模式时，从CPU10看到的地址空间中，如图2A中所示，存在EEPROM块114、RAM14、通用逻辑16和并行输入输出装置22，不存在寄存器块102。
在设定编程模式的情况下，EEPROM块114通过第2开关26与寄存器块102连接，断开与数据总线13的连接。
此外，在设定编程模式的情况下，如以下所述那样，再选择串行输入模式和并行输入模式之一，按照被选择的模式执行对于EEPROM块114的编程模式。
(并行输入模式和串行输入模式)
在选择并行输入模式的情况下，并行输入输出装置22通过第1开关24与寄存器块102连接，断开与数据总线13的连接。因而，在以并行输入模式执行编程模式时，与CPU10完全没有关系，结果只依赖于来自微型计算机10的外部的操作。即，在寄存器块102中直接设置通过并行输入输出装置22输入的地址数据、存储数据和控制数据。而且，根据在寄存器块102中被设置的数据，由该寄存器块102将编程方面所需要的信号供给EEPROM块114，执行编程。
此时，在从微型计算机10的外部看到的存储空间中，如图2B中所示，只存在寄存器块102,EEPROM块114可通过寄存器块102进行识别。
另一方面，在选择串行输入模式的情况下，保持并行输入装置22通过第1开关24连接到数据总线13上即可。此时，将通过串行输入装置20以串行方式输入的地址数据、信号数据和控制数据通过CPU10设置在寄存器块102中。而且，根据被设置在寄存器块102中的数据，由该寄存器块102将编程方面所需要的信号供给EEPROM块114，执行编程。
此时，在从微型计算机10看到的存储空间中，如图2C中所示，存在RAM14、通用块16、并行输入输出装置22和寄存器块102,EEPROM块114可介入寄存器块102来进行识别。
如从图2A～图2C可知，没有必要使寄存器块102与EEPROM块114存在于同一地址空间上，在本实施形态中，使这些地址空间不同。
再有，不限于如本实施形态那样可执行并行输入模式和串行输入模式这两者，也可只执行某一个输入模式。在编程时只接收并行输入的情况下，不需要串行输入输出装置20。此外，在编程时只接受串行输入的情况下，不需要第1开关24，将并行输入输出装置22连接到数据总线即可。
此外，也可作成串行输入输出装置20通过寄存器块102与数据总线13连接的结构。
(EEPROM块与寄存器块的关系)在图3中以放大的方式示出EEPROM块114和寄存器块102。EEPROM块114包括EEPROM101、读出放大器电路112和升压电路113。在寄存器块102内存在多个被寻址的寄存器，但关于其详细情况在后面叙述。
在此，读出放大器电路112是判定EEPROM101中存储的数据的高电平或低电平的电路。升压电路113是使对EEPROM101进行数据的写入/擦除时需要的电压发生的电路。
将寄存器地址总线103和寄存器数据总线104连接到寄存器块102上，再输入寄存器控制信号。再有，在并行输入模式时，在并行输入输出装置22与寄存器块102之间形成寄存器地址总线103和寄存器数据总线104，在串行输入模式时，在数据总线13与寄存器块102之间形成寄存器地址总线103和寄存器数据总线104。
在该寄存器控制信号中，包括寄存器写信号105、寄存器读信号106和寄存器复位信号107各信号。这些控制信号105、106和107将各自的低电平定为激活状态。由寄存器块102对EEPROM块114发生X译码器允许信号108、Y译码器允许信号109、读出放大器允许信号110、升压电路允许信号113、编程信号117、擦除信号118等的EEPROM块控制信号。根据第2开关26的切换状态，通过EEPROM地址总线115、EEPROM数据总线16来连接寄存器块102与EEPROM块114。
在此，在EEPROM块的控制信号中，对于信号108、109、110和113定为高电平激活，对于信号117、118定为低电平激活。
作成这样的结构由微型计算机10的外部进行操作的寄存器块102发出为了执行EEPROM101的编程模式而需要的控制信号。不从微型计算机10的外部直接操作EEPROM控制信号。将对于EEPROM101执行数据的编程模式时的控制信号输入的顺序作成与图9中示出的现有技术的例子相同。
(寄存器块的说明)在图4中示出寄存器块102的构成例。在寄存器块102内部，设有EEPROM控制信号寄存器块301、EEPROM地址寄存器块302、EEPROM数据寄存器块303这3个寄存器块和寄存器地址译码器块304。寄存器地址译码器块304对从微型计算机10的外部输入的寄存器地址总线103的信号的内容进行译码，对于下一级的3个寄存器块301、302、303发出允许信号306。存在1个或多个输入到各寄存器块301、302、303的允许信号。将从微型计算机10分别供给的寄存器写信号105、寄存器读信号106和寄存器复位信号107输入到3个寄存器块301、302、303中。此外，将在与微型计算机10的外部之间输入输出数据的寄存器数据总线104连接到3个寄存器块301、302、303中。从3个寄存器块301、302、303或是对于EEPROM块114输出各自不同的信号，或是在与EEPROM块114之间进行输入输出。即，EEPROM控制信号寄存器块301发出对EEPROM的数据写入/擦除进行控制的信号组310(图3中的X译码器允许信号108等)。从EEPROM地址寄存器块302对EEPROM地址总线115发出地址信号。EEPROM数据寄存器块303在与EEPROM块114之间通过EEPROM数据总线116输入输出数据信号。
作为一例，在以下的说明中寄存器地址总线103由RA
、RA[1]、RA[2]这样的3比特的信号构成、用来指定地址。假定寄存器数据总线104由RD
、RD[1]、RD[2]、RD[3]这样的4比特构成。以下，将寄存器地址总线103上的地址信号记为RA
，将寄存器数据总线104的数据信号记为RD
。此外，EEPROM地址总线115由EA
、EA[1]、EA[2]、EA[3]、EA[4]、EA[5]、EA[6]、EA[7]这样的8比特构成、用来指定地址。假定EEPROM数据总线116由ED
、ED[1]、ED[2]、ED[3]这样的4比特构成。以下，将EEPROM地址总线115上的地址信号记为EA
，将EEPROM数据总线116上的数据信号记为ED
。
地址信号RA
和数据信号RD
、地址信号EA
和数据信号ED
作为地址和数据的组，是相同种类的信号，同时分别位于不同的空间内。
另外，寄存器块102内的寄存器的地址分配如表1所示。
表1
(编程模式的执行顺序)说明执行图3中示出的微型计算机中的EEPROM的编程模式的顺序。
首先，以数据的写入方法为例，参照图5的时序图进行说明。在初始状态下，作为来自微型计算机10的外部的信号的寄存器复位信号(XRESET)、寄存器写信号(XEWR)、寄存器读信号(XERD)为非激活状态(高电平)。寄存器地址总线103上的地址信号(RA
)和寄存器数据总线104上的数据信号(RD
)为任意的电平。此外，将从寄存器块102发出的EEPROM控制信号105、106、107都设为非激活状态。
首先，输入低电平脉冲，作为寄存器复位信号(XRESET)，使寄存器块102初始化。可利用外部信号输入来进行寄存器块102的初始化，可容易地设定进行写入用的初始状态。其后，用地址信号RA
来指定打算写入的寄存器的地址，用数据信号RD
来指定打算写入的数据。然后，使低电平脉冲输入，作为寄存器写信号(XEWR)。于是，写入在以该低电平脉冲的下降沿的定时处指定的地址的寄存器中指定的数据。
具体地说，在输入低电平脉冲作为寄存器复位信号(XRESET)之后，例如，在地址4(此时，RA
=4H,“H”示出16进制的情况。以下同样。)中写入RD
=1H。在该顺序中，从微型计算机10的外部对寄存器地址总线103输入“4H”，此外，还从微型计算机10的外部对寄存器数据总线104输入“1H”。然后，通过输入低电平脉冲作为寄存器写信号(XEWR)，可进行上述设定。于是，地址4的寄存器对EEPROM块114发出编程信号(XPROG),EEPROM块114识别是写入模式的情况。
其次，例如对地址1(RA
=1H)，指定打算进行写入的EEPROM101的任意地址。此时，也与上述的工作相同，从外部通过寄存器地址总线103输入RA
=1H，通过寄存器数据总线104输入EEPROM101的地址值作为RD
。其后，输入低电平脉冲作为寄存器写信号(XEWR)。对地址2(RA
=2H)也用同样的顺序来设定地址值。于是，成为下述的状态从地址寄存器块302对EEPROM块114将打算进行写入的地址值通过EEPROM地址总线115作为地址信号EA
来输出。关于打算写入到EEPROM101中的数据值，也从微型计算机10的外部通过寄存器数据总线104输入数据信号RA
=3H，将该数据值输入到寄存器数据总线116中。其后，如果输入低电平脉冲作为寄存器写信号(XEWR)，则成为将打算写入的数据值通过EEPROM数据总线116对EEPROM101作为数据信号ED
来输出的状态。
这样，如果结束地址和数据的指定，则在设定地址信号RA
=OH、数据信号RD
=1H之后，输入低电平脉冲作为寄存器写信号(XEWR)。于是，对地址0的寄存器，写入1H,X译码器允许信号(XDECE)成为高电平，从该地址0的寄存器向EEPROM101输出。
其后，利用同样的顺序在地址0中设定了RD
=3H之后，如果输入低电平脉冲作为寄存器写信号(XEWR)，则发生Y译码器允许信号(YDECE)。再者，在设定了RD
=7H之后，如果输入低电平脉冲作为寄存器写信号(XEWR)，则发出发生升压允许信号(CHGE)。再有，在设定了RD
=0FH之后，如果输入低电平脉冲作为寄存器写信号(XEWR)，则发出读出放大器允许信号(SENE)。如果遵循这些顺序，则在对EEPROM101进行数据写入方面所需要的控制信号全部成为激活状态，由此可对EEPROM101的指定的地址开始任意数据值的写入。
如果在维持上述的激活状态的情况下经过了在写入方面所需要的时间之后，则使写入结束。为此，EEPROM控制信号以与写入开始时的顺序相反的顺序依次成为非激活状态即可。因此，如果首先在地址0中以RD
=7H→3H→1H→0H这样的顺序进行写入，最后在地址4中写入3H，则结束对EEPROM的数据写入。
在进行EEPROM的数据擦除时，首先，通过对地址4写入2H来进行数据擦除模式的设定。其后，如果以与数据写入模式中的顺序相同的方法改写寄存器的数据，操作EEPROM控制信号，则可擦除EEPROM的特定地址的数据。
如果对寄存器写入数据，则到改写以后的数据为止，在寄存器中保持相同的数据。此外，用触发器来构成寄存器，以时钟信号的下降沿的定时来进行数据的保持。因而，如果构成为将X译码器允许信号、Y译码器允许信号等的EEPROM控制信号作为地址映像(mapping)了的寄存器的输出来得到，就能在来自微型计算机10的外部的寄存器写信号(XWR)的输入的定时处发生EEPROM控制信号。如果关于EEPROM的地址和数据也同样使来自寄存器的输出输入到EEPROM中，则只通过对寄存器的数据写入控制就能进行EEPROM的数据的写入/擦除。因而，通过能只在来自微型计算机10的外部的XWR信号输入的定时处直接控制EEPROM控制信号、EEPROM地址以及数据的发生时序，不在半导体装置内部安装序列发生器电路、振荡电路、振荡信号控制电路等的时序生成用的电路，就能容易地操纵EEPROM控制信号发生时序。由于不需要设计和验证结构复杂的序列发生器电路，故可用短时间来开发内置EEPROM的半导体装置。此外，也可谋求削减引出到微型计算机10的外部的地址信号数、数据信号数，不将控制EEPROM的信号在微型计算机10的外部作为端子引出也可操纵控制信号，因此在端子数目的削减、因而使布线区域减少而引起的半导体装置内部的集成度的提高、芯片面积的减少方面也能有效地起作用。也使来自微型计算机10的外部的操作变得单纯，对半导体装置内部的EEPROM的写入/擦除用的在外部或内部安装的工具类的开发变得容易，也能推进开发工序数目的削减、使开发变得容易。
此外，在本实施形态中将寄存器地址总线与EEPROM地址总线分离开，将寄存器的地址空间与EEPROM的地址空间作成不同的空间。因此，同一地址在寄存器与EEPROM之间不会重复。因而，如果以微型计算机的情况为例，在将EEPROM作为微型计算机的程序存储之用的情况下，不在同一地址空间内准备寄存器用的地址区域，就能实现，故可扩展地址区域的使用范围。这一点特别是对于只具有小容量的地址区域的微型计算机来说，是有效的。也可将EEPROM地址总线与微型计算机的地址总线共用，对于半导体装置面积的小型化来说是有用的。另外，如果以寄存器的数目少的规格来设计，可减小寄存器地址总线的总线宽度，可进一步减少布线区域。
(寄存器的构成元件的说明)其次，在图6中示出寄存器的构成元件的一例。寄存器由触发电路来构成，作为触发电路701的数据输入信号702，输入寄存器数据总线RD
上的数据信号RD[x](在此，x是0、1、2、3的某一个)。此外，将由地址译码器电路发生的寄存器允许信号703(XADEN)和从微型计算机10的外部输入的寄存器写信号704(XEWR)输入到NAND(“与非”)电路708中。而且，在各信号703、704同时变成低电平的瞬间，通过倒相器709输入低电平信号，作为对触发电路701的时钟信号705。该低电平脉冲在进入到触发电路701的时钟端子(C)的瞬间，触发电路701存储数据值。将被存储的数据值从数据输出端子(Q)作为数据输出信号706来输出，起到作为EEPROM控制信号、EEPROM地址信号或EEPROM数据信号的作用。
由以上所述可知，利用来自微型计算机10的外部的对寄存器块102的寄存器写信号704(XEWR)的输入定时，就能直接控制对EEPROM101进行写入的信号。因而，在不安装考虑了得到对EEPROM输入的信号用的定时的精密且复杂的序列发生器电路的情况下，能只用比较简单的结构来进行对EEPROM的写入/擦除。因此，可实现在开发时的调整、来自外部的单纯控制方面也有效的微型计算机。
(控制信号生成用的寄存器的说明)图7示出了生成EEPROM101用的控制信号的寄存器的构成例。在图7中，与图6中示出的触发器701相同，例如配置了8个触发器701-1～701-8。将以并行方式输入的8位的各数据RD[X]输入到这些数据输入端子(D)上，由反转输出端子(XQ)以与图6相同的时序同时输出该各数据RD[X]，通过倒相器供给EEPROM块114。
此外，在读出工作时，通过定时倒相器714-1～714-8同时读出来自触发器701-1～701-8的反转输出端子(XQ)的控制信号。因此，设有输入寄存器读信号(XERD)和寄存器允许信号(XADEN)的“与非”电路710和倒相器711，将倒相器711的输出输入到定时倒相器714-1～714-8的时钟端子上。
为了同时使触发器701-1～701-8初始化，将低电平激活的寄存器复位信号(XRESET)供给触发器701-1～701-8。在此，将寄存器复位信号(XRESET)通过倒相器712输入到除了一个触发器701-5之外的其它的触发器701-1-701-4和701-6～701-8的复位端子(CL)上，进行初始化(XQ端子的电平成为高电平)。另一方面，将寄存器复位信号(XRESET)通过2个倒相器712、713输入到触发器701-5的置位端子(S)上，进行初始化(XQ端子的电平成为低电平)。
在此，只有对应于触发器701-5的输出的控制信号XXZDECEN是低电平激活，对应于其它的触发器701-1～701-4和701-6～701-8的输出的控制信号全部是高电平激活。因而，即使在电源接通时触发器701-1～701-8的输出全部成为高电平或低电平，EEPROM101的数据也不会被破坏。
(改写数据用的寄存器的说明)图8中示出改写数据用的寄存器的一例。该寄存器传送8位的数据，具有与图7中示出的寄存器相同的结构。在图8中，在下述的一点上与图7不同在改写数据读出时使用的定时倒相器714-1～714-8的输入端子通过图中未示出的三态开关与EEPROM块114的输出线连接。因而，在改写数据读出工作中，以与图7相同的时序通过定时倒相器714-1～714-8读出在EEPROM101中存储的数据。
权利要求书按照条约第19条的修改1．(删除)2．(补正后)一种非易失性存储器装置，其特征在于具有被设定编程模式和正常读出模式的非易失性存储器和连接到上述非易失性存储器的寄存器，在被设定了上述编程模式时，对上述寄存器供给在执行上述编程模式方面所必须的多个数据，而且从上述寄存器读出各个上述数据，供给上述非易失性存储器，上述编程模式中包括数据改写工作，对上述寄存器供给在该数据改写方面所必须的地址数据、改写数据和控制数据，而且通过从上述寄存器读出上述各个数据，进行上述非易失性存储器的数据改写。
3．(补正后)如权利要求2中所述的非易失性存储器装置，其特征在于上述编程模式中包括改写数据的读出工作，对上述寄存器供给在该改写数据的读出方面所必须的地址数据和控制数据，而且通过从上述寄存器读出上述各个数据，进行来自上述非易失性存储器的上述改写数据的读出，通过上述寄存器输出已被读出的上述改写数据。
4．(补正后)如权利要求2或3中所述的非易失性存储器装置，其特征在于上述编程模式中包括数据擦除工作，对上述寄存器供给在该数据擦除方面所必须的地址数据和控制数据，而且通过读出上述各个数据，进行上述非易失性存储器的数据擦除。
5．(补正后)如权利要求2至4的任一项中所述的非易失性存储器装置，其特征在于上述寄存器包含多个触发器，通过对上述多个触发器供给上述控制数据，而且将其读出，对上述非易失性存储器供给在执行上述编程模式方面所必须的多个控制时序信号。
6．(补正后)如权利要求2至4的任一项中所述的非易失性存储器装置，其特征在于上述多个控制时序信号的至少一个信号变成激活的逻辑与其它信号的逻辑不同。
7．(补正后)如权利要求2至6的任一项中所述的非易失性存储器装置，其特征在于还具有输入输出装置，从装置外部通过上述输入输出装置来输入被供给上述寄存器的数据。
8．一种微型计算机，其特征在于具有被设定编程模式和正常读出模式的非易失性存储器、连接到上述非易失性存储器的寄存器和在上述正常读出模式时对上述非易失性存储器进行存取的中央运算处理单元，在被设定了编程模式时，对上述寄存器供给在执行上述编程模式方面所必须的数据，而且从上述寄存器读出上述各个数据，供给上述非易失性存储器。
9．如权利要求8中所述的微型计算机，其特征在于上述寄存器具有地址值。
10．如权利要求9中所述的微型计算机，其特征在于上述寄存器的地址值存在于与上述非易失性存储器的被分配的地址空间不同的空间内。
11．如权利要求10中所述的非易失性存储器装置，其特征在于还具有输入输出装置，从外部通过上述输入输出装置输入被供给上述寄存器的信号。
12．如权利要求11中所述的微型计算机，其特征在于利用从外部通过上述输入输出装置输入的信号来指定上述寄存器的地址值。
13．如权利要求11中所述的微型计算机，其特征在于从外部通过上述输入输出装置输入上述寄存器中被存储的数据值。
14．如权利要求11中所述的微型计算机，其特征在于可利用从外部通过上述输入输出装置输入的信号对上述寄存器中被存储的数据进行初始化。
15．如权利要求14中所述的微型计算机，其特征在于上述输入输出装置包含以并行方式输入多个数据的并行输入输出装置，
将通过上述并行输入输出装置输入的上述多个数据供给上述寄存器。
16．如权利要求15中所述的微型计算机，其特征在于还具有与上述中央运算处理单元连接的数据总线；以及使上述并行输入输出装置择一地连接到上述数据总线和上述寄存器之一上的第1开关，上述第1开关在上述编程模式时将上述并行输入输出装置连接到上述寄存器上，在上述正常读出模式时将上述并行输入输出装置连接到上述数据总线上。
17．如权利要求16中所述的微型计算机，其特征在于还具有使上述非易失性存储器的输入输出线择一地连接到上述数据总线和上述寄存器之一上的第2开关，上述第2开关在上述编程模式时将上述非易失性存储器的上述输入输出线连接到上述寄存器上，在上述正常读出模式时将上述非易失性存储器的上述输入输出线连接到上述数据总线上。
18．如权利要求14中所述的微型计算机，其特征在于上述输入输出装置包含以串行方式输入多个数据的串行输入输出装置，上述中央运算处理装置将通过上述串行输入输出装置以串行方式输入的上述多个数据并行地供给上述寄存器。
19．如权利要求17中所述的微型计算机，其特征在于还具有与上述中央运算处理单元连接的数据总线；以及使上述非易失性存储器的输入输出线择一地连接到上述数据总线和上述寄存器之一上的开关，上述开关在上述编程模式时将上述非易失性存储器的上述输入输出线连接到上述寄存器上，在上述正常读出模式时将上述非易失性存储器的上述输入输出线连接到上述数据总线上。
20．如权利要求14中所述的微型计算机，其特征在于上述编程模式包括串行输入模式和并行输入模式，
上述输入输出装置包括在上述串行输入模式时以串行方式输入多个数据的串行输入输出装置和在上述并行输入模式时以并行方式输入上述多个数据的并行输入输出装置，在上述串行输入模式时，由上述中央运算处理单元将通过上述串行输入输出装置以串行方式输入的上述多个数据并行地供给上述寄存器，在上述并行输入模式时，将通过上述并行输入输出装置输入的上述多个数据供给上述寄存器。
21．如权利要求20中所述的微型计算机，其特征在于还具有与上述中央运算处理单元连接的数据总线；使上述并行输入输出装置择一地连接到上述数据总线和上述寄存器之一上的第1开关，以及使上述非易失性存储器的输入输出线择一地连接到上述数据总线和上述寄存器之一上的第2开关，上述第1开关在上述编程模式时将上述并行输入输出装置连接到上述寄存器上，在上述正常读出模式时将上述并行输入输出装置连接到上述数据总线上，上述第2开关在上述编程模式时将上述非易失性存储器的上述输入输出线连接到上述寄存器上，在上述正常读出模式时将上述非易失性存储器的上述输入输出线连接到上述数据总线上。基于PCT第19条(1)的修改说明删除权利要求1，将原权利要求1的内容放入其主题改为独立权利要求的权利要求2中。
权利要求2的原来的主题在任何引用例中都没有公开。
此外，将权利要求3～权利要求7补正为从属于权利要求2。
没有对权利要求8进行补正。在权利要求8的主题中，在正常读出模式时对上述非易失性存储器进行存取的中央运算处理单元在编程模式时不对非易失性存储器进行存取(参照说明书第6页，第26行～第27行)。关于这一点，在任何引用例中都没有记载。
权利要求
1．一种非易失性存储器装置，其特征在于具有被设定编程模式和正常读出模式的非易失性存储器和连接到上述非易失性存储器的寄存器，在被设定了上述编程模式时，对上述寄存器供给在执行上述编程模式方面所必须的多个数据，而且从上述寄存器读出上述各个数据，供给上述非易失性存储器。
2．如权利要求1中所述的非易失性存储器装置，其特征在于上述编程模式中包括数据改写工作，对上述寄存器供给在该数据改写方面所必须的地址数据、改写数据和控制数据，而且通过从上述寄存器读出上述各个数据，进行上述非易失性存储器的数据改写。
3．如权利要求1或2中所述的非易失性存储器装置，其特征在于上述编程模式中包括改写数据的读出工作，对上述寄存器供给在该改写数据的读出方面所必须的地址数据和控制数据，而且通过从上述寄存器读出上述各个数据，进行来自上述非易失性存储器的上述改写数据的读出，通过上述寄存器输出已被读出的上述改写数据。
4．如权利要求1至3的任一项中所述的非易失性存储器装置，其特征在于上述编程模式中包括数据擦除工作，对上述寄存器供给在该数据擦除方面所必须的地址数据和控制数据，而且通过读出上述各个数据，进行上述非易失性存储器的数据擦除。
5．如权利要求1至4的任一项中所述的非易失性存储器装置，其特征在于上述寄存器包含多个触发器，通过对上述多个触发器供给上述控制数据，而且将其读出，对上述非易失性存储器供给在执行上述编程模式方面所必须的多个控制时序信号。
6．如权利要求1至4的任一项中所述的非易失性存储器装置，其特征在于上述多个控制时序信号的至少一个信号变成激活的逻辑与其它信号的逻辑不同。
7．如权利要求1至6的任一项中所述的非易失性存储器装置，其特征在于还具有输入输出装置，通过上述输入输出装置从装置外部输入被供给上述寄存器的上述数据。
8．一种微型计算机，其特征在于具有被设定编程模式和正常读出模式的非易失性存储器、连接到上述非易失性存储器的寄存器和在上述正常读出模式时对上述非易失性存储器进行存取的中央运算处理单元，在被设定了编程模式时，对上述寄存器供给在执行上述编程模式方面所必须的数据，而且从上述寄存器读出上述各个数据，供给上述非易失性存储器。
9．如权利要求8中所述的微型计算机，其特征在于上述寄存器具有地址值。
10．如权利要求9中所述的微型计算机，其特征在于上述寄存器的地址值存在于与上述非易失性存储器的被分配的地址空间不同的空间内。
11．如权利要求10中所述的非易失性存储器装置，其特征在于还具有输入输出装置，从外部通过上述输入输出装置输入被供给上述寄存器的信号。
12．如权利要求11中所述的微型计算机，其特征在于利用从外部通过上述输入输出装置输入的信号来指定上述寄存器的地址值。
13．如权利要求11中所述的微型计算机，其特征在于从外部通过上述输入输出装置输入上述寄存器中被存储的数据值。
14．如权利要求11中所述的微型计算机，其特征在于可利用从外部通过上述输入输出装置输入的信号对上述寄存器中被存储的数据进行初始化。
15．如权利要求14中所述的微型计算机，其特征在于上述输入输出装置包含以并行方式输入多个数据的并行输入输出装置，将通过上述并行输入输出装置输入的上述多个数据供给上述寄存器。
16．如权利要求15中所述的微型计算机，其特征在于还具有与上述中央运算处理单元连接的数据总线；以及使上述并行输入输出装置择一地连接到上述数据总线和上述寄存器之一上的第1开关，上述第1开关在上述编程模式时将上述并行输入输出装置连接到上述寄存器上，在上述正常读出模式时将上述并行输入输出装置连接到上述数据总线上。
17．如权利要求16中所述的微型计算机，其特征在于还具有使上述非易失性存储器的输入输出线择一地连接到上述数据总线和上述寄存器之一上的第2开关，上述第2开关在上述编程模式时将上述非易失性存储器的上述输入输出线连接到上述寄存器上，在上述正常读出模式时将上述非易失性存储器的上述输入输出线连接到上述数据总线上。
18．如权利要求14中所述的微型计算机，其特征在于上述输入输出装置包含以串行方式输入多个数据的串行输入输出装置，上述中央运算处理装置将通过上述串行输入输出装置以串行方式输入的上述多个数据并行地供给上述寄存器。
19．如权利要求17中所述的微型计算机，其特征在于还具有与上述中央运算处理单元连接的数据总线；以及使上述非易失性存储器的输入输出线择一地连接到上述数据总线和上述寄存器之一上的开关，上述开关在上述编程模式时将上述非易失性存储器的上述输入输出线连接到上述寄存器上，在上述正常读出模式时将上述非易失性存储器的上述输入输出线连接到上述数据总线上。
20．如权利要求14中所述的微型计算机，其特征在于上述编程模式包括串行输入模式和并行输入模式，上述输入输出装置包括在上述串行输入模式时以串行方式输入多个数据的串行输入输出装置和在上述并行输入模式时以并行方式输入上述多个数据的并行输入输出装置，在上述串行输入模式时，由上述中央运算处理单元将通过上述串行输入输出装置以串行方式输入的上述多个数据并行地供给上述寄存器，在上述并行输入模式时，将通过上述并行输入输出装置输入的上述多个数据供给上述寄存器。
21．如权利要求20中所述的微型计算机，其特征在于还具有与上述中央运算处理单元连接的数据总线；使上述并行输入输出装置择一地连接到上述数据总线和上述寄存器之一上的第1开关，以及使上述非易失性存储器的输入输出线择一地连接到上述数据总线和上述寄存器之一上的第2开关，上述第1开关在上述编程模式时将上述并行输入输出装置连接到上述寄存器上，在上述正常读出模式时将上述并行输入输出装置连接到上述数据总线上，上述第2开关在上述编程模式时将上述非易失性存储器的上述输入输出线连接到上述寄存器上，在上述正常读出模式时将上述非易失性存储器的上述输入输出线连接到上述数据总线上。
全文摘要
在不内置序列发生器电路的情况下使电路结构变得简单的可编程的非易失性存储器装置作为在EEPROM(101)的数据写入/擦除方面必须的控制信号的发生源使用寄存器(102)。从微型计算机(10)的外部通过地址总线(103)将寄存器地址值输入到寄存器(102)中,通过寄存器数据总线(104)将数据值输入到寄存器(102)中,再将作为寄存器控制信号的寄存器写信号(105)、寄存器读信号(106)、寄存器复位信号(107)各信号输入到寄存器(102)中。寄存器(102)具有触发器,从该触发器通过总线(115、116)输出地址数据、改写数据之外,还输出PRPM控制信号(108－111、117和118)。寄存器(102)的地址空间与EEPROM(101)的地址空间处于不同的空间内。
文档编号G11C16/06GK1237253SQ9880125
公开日1999年12月1日 申请日期1998年7月2日 优先权日1997年7月3日
发明者桑野俊一 申请人:精工爱普生株式会社