一次编程存储器的制造方法
【技术领域】
[0001]本发明涉及一种存储器，且特别涉及一次编程存储器。
【背景技术】
[0002]众所周知，非挥发性存储器在断电之后仍旧可以保存其资料内容。一般来说，当非挥发性存储器制造完成并出厂后，使用者即可以编程(program)非挥发性存储器，进而将资料记录在非挥发性存储器中。而根据编程的次数，非挥发性存储器可进一步区分为多次编程存储器(mult1-time programming memory,简称MTP存储器)，或者一次编程存储器(one time programming memory,简称 OTP 存储器)。
[0003]基本上，使用者可以对MTP存储器进行多次的储存资料修改。相反地，使用者仅可以编程一次OTP存储器。一旦OTP存储器编程完成之后，其储存的资料将无法修改。
[0004]请参照第IA图与第IB图，其所绘示为OTP存储器的记忆胞及其等效电路示意图。第IA图与第IB图中包括两个记忆胞110、120，每个记忆胞110、120中具有两个晶体管，可称为2T记忆胞。
[0005]如图第IA图所示，利用浅沟渠隔离结构(STI) 130将P型基板(P_sub) 100区分为两个部分以定义出两个记忆胞110、120的区域。于第一记忆胞110中，两个N掺杂区域111、112之间的P型基板100表面上具有第一栅极结构113，其包括一栅极氧化层(gate oxidelayer)、多晶娃栅极层(poly gate layer)以及间隙壁(spacer)。再者,N掺杂区域112与浅沟渠隔离结构(STI) 130之间的P型基板100表面上具有第二栅极结构114。再者，N掺杂区域111连接至位元线BL0、第一栅极结构113连接至字元线WL0、第二栅极结构114连接至控制线CLO。
[0006]同理，于第二记忆胞120中，两个N掺杂区域121、122之间的P型基板100表面上具有第一栅极结构123。再者，N掺杂区域122与浅沟渠隔离结构(STI) 130之间的P型基板100表面上具有第二栅极结构124。再者，N掺杂区域121连接至位元线BL1、第一栅极结构123连接至字元线WLl、第二栅极结构124连接至控制线CLl。
[0007]如第IB图所示，第一记忆胞110中包括一开关晶体管TOl以及一储存晶体管T00，开关晶体管TOl栅极连接至字元线WL0,其第一源/漏端(drain/source terminal)连接至位元线BLO ;储存晶体管T00栅极连接至控制线CL0，其第一源/漏端连接至开关晶体管TOl的第二源/漏端，其第二源/漏端为浮接(floating)。
[0008]同理，第二记忆胞120中包括一开关晶体管Tll以及一储存晶体管T10，开关晶体管Tll栅极连接至字元线WL1，其第一源/漏端连接至位元线BLl ;储存晶体管TlO栅极连接至控制线CLl，其第一源/漏端连接至开关晶体管Tll的第二源/漏端，其第二源/漏端为浮接。
[0009]举例来说，于编程第一记忆胞110时，提供OV信号至位元线BL0、3.3V信号至字元线WL0、6.5V信号至控制线CL0。则开关晶体管TOl开启(turn on)，并造成储存晶体管TOO的栅极氧化层被破坏，使得储存晶体管T00的栅极与第一源/漏端之间呈现短路的低电阻的特性。因此，第一记忆胞110可视为一第一储存状态。
[0010]另外，于编程第二记忆胞120时，提供OV信号至位元线BL1、3.3V信号至字元线WL1、0V信号至控制线CL1。则开关晶体管Tll开启(turn on)，而储存晶体管TlO的栅极氧化层不会被破坏，使得储存晶体管TlO的栅极与第一源/漏端之间呈现开路的高电阻的特性。因此，第二记忆胞120可视为一第二储存状态。
[0011]请参照第IC图，其所绘示为现有OTP存储器编程后的记忆胞等效电路示意图。经由上述的方式编程后，第一记忆胞110中的储存晶体管TOO可等效为一电阻，其具有低电阻的特性，可视为第一储存状态。而第二记忆胞120中的储存晶体管TlO可等效为一电容，其具有高电阻的特性，可视为第二储存状态。
[0012]请参照第2A图与第2B图，其所绘示为另一 OTP存储器的记忆胞及其等效电路示意图。第2A图与第2B图中包括两个记忆胞210、220，每个记忆胞210、220中具有一个晶体管，可称为IT记忆胞。
[0013]如第2A图所示，利用浅沟渠隔离结构(STI) 230将P型基板(P_sub) 200区分为两个部分以定义出两个记忆胞210、220的区域。于第一记忆胞210中，N掺杂区域212与浅沟渠隔离结构230之间的P型基板200表面上形成第一栅极结构214。再者，N掺杂区域212连接至位元线BLO、第一栅极结构214连接至字元线WLO。
[0014]同理，于第二记忆胞220中，N掺杂区域222与浅沟渠隔离结构230之间的P型基板200表面上形成第二栅极结构224。再者，N掺杂区域222连接至位元线BL1、第二栅极结构224连接至字元线WLl。
[0015]由第2A图可知，第一栅极结构214与第二栅极结构224皆包括一栅极氧化层、多晶硅栅极层以及间隙壁。其中，栅极氧化层被区分为两个部分，靠近N掺杂区域222的第一部分栅极氧化层的厚度较厚，靠近浅沟渠隔离结构230的第二部分栅极氧化层的厚度较薄。
[0016]如第2B图所示，第一记忆胞210中的晶体管可等效为一子开关晶体管TOl与一子储存晶体管T00，子开关晶体管TOl的栅极连接至字元线WL0，其第一源/漏端连接至位元线BLO ;子储存晶体管TOO栅极连接至字元线WL0，其第一源/漏端连接至子开关晶体管TOl的第二源/漏端，其第二源/漏端为浮接。
[0017]同理，第二记忆胞220中的晶体管可等效为一子开关晶体管Tll与一子储存晶体管T10，子开关晶体管Tll的栅极连接至字元线WLl，其第一源/漏端连接至位元线BLl ;子储存晶体管TlO栅极连接至字元线WLl，其第一源/漏端连接至子开关晶体管Tll的第二源
/漏端，其第二源/漏端为浮接。
[0018]举例来说，于编程第一记忆胞210时，提供OV信号至位元线BL0、5V信号至字元线WLO0则子开关晶体管TOl开启(turn on)，并造成子储存晶体管TOO中较薄的栅极氧化层被破坏，使得储存晶体管T00的栅极与第一源/漏端之间呈现短路的低电阻的特性。因此，第一记忆胞210可视为一第一储存状态。
[0019]另外，于编程第二记忆胞220时，提供OV信号至位元线BL1、3.3V信号至字元线WLl0则开关晶体管Tll开启(turn on)，而储存晶体管TlO中较薄的栅极氧化层亦不会被破坏，使得储存晶体管TlO的栅极与第一源/漏端之间呈现开路的高电阻的特性。因此，第二记忆胞220可视为一第二储存状态。
[0020]请参照第2C图，其所绘示为现有OTP存储器编程后的记忆胞等效电路示意图。经由上述的方式编程后，第一记忆胞210中的储存晶体管TOO可等效为一电阻，其具有低电阻的特性，可视为第一储存状态。而第二记忆胞220中的储存晶体管TlO可等效为一电容，其具有高电阻的特性，可视为第二储存状态。
[0021]众所周知，浅沟渠隔离结构(STI)是用来隔绝两个晶体管，使得两个晶体管之间不会形成通道(channel)而产生漏电并互相影响。
[0022]换句话说，将浅沟渠隔离结构运用在OTP存储器是用来防止二记忆胞之间形成N型掺杂区，避免于记忆胞编程时产生漏电至相邻的记忆胞而造成编程失败。
[0023]再者，在记忆胞中，储存晶体管的栅极结构需要覆盖在浅沟渠隔离结构上。而为了防止对准偏差(misalignment),在记忆胞的制作过程,需要提供一些保留区域(margin)。所以记忆胞的尺寸会较大。
[0024]另一方面，由于浅沟渠隔离结构的尺寸非常大，也会使得记忆胞之间的距离变大。因此，现有OTP存储器的尺寸无法进一步的缩小。
【发明内容】
[0025]本发明的目的是提出一种一次编程存储器，其记忆胞之间并无浅沟渠隔离结构。用以缩小记忆胞之间的距离，并且有效地缩小OTP存储器的尺寸。
[0026]本发明是一种一次编程存储器，包括:一第一型区域，该第一型区域的一表面有一第一第二型掺杂区域、一第二第二型掺杂区域、一第三第二型掺杂区域与一第四第二型掺杂区域；一第一栅极结构，形成于该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面上方；一第二栅极结构；一第三栅极结构，形成于该第三第二型掺杂区域与该第四第二型掺杂区域之间的该表面上方；一第四栅极结构；其中该第二栅极结构与该第四栅极结构形成于该第二第二型掺杂区域与该第四第二型掺杂区域之间的该表面上方；其中，该第一型区域、该第一第二型掺杂区域、该第二第二型掺杂区域与该第一栅极结构形成一第一记忆胞中的一第一开关晶体管；该第一型区域、该第二第二型掺杂区域与该第二栅极结构形成该第一记忆胞中的一第一储存晶体管，该第一开关晶体管的栅极端连接至一第一字元线，该第一开关晶体管的第一源/漏端连接至一第一位元线，该第一开关晶体管的第二源/漏端连接至该第一储存晶体管的第一源/漏端，该第一储存晶体管的第二源/漏端为浮接，该第一储存晶体管的栅极端连接至一第一控制线；其中，该第一型区域、该第三第二型掺杂区域、该第四第二型掺杂区域与该第三栅极结构形成一第二记忆胞中的一第二开关晶体管；该第一型区域、该第四第二型掺杂区域与该第四栅极结构形成该第二记忆胞中的一第二储存晶体管，该第二开关晶体管的栅极端连接至一第二字元线，该第二开关晶体管的第一源/漏端连接至该第一位元线，该第二开关晶体管的第二源/漏端连接至该第二储存晶体管的第一源/漏端，该第二储存晶体管的第二源/漏端为浮接，该第二储存晶体管的栅极端连接至一第二控制线；其中，该第二第二型掺杂区域与该第四第二型掺杂区域之间的该表面下方为一第一型半导体；以及，其中，于一编程运算时，开启该第一开关晶体管