与该第四栅极结构形成该第二记忆胞中的一第二储存晶体管，该第二开关晶体管的栅极端连接至一第二字元线，该第二开关晶体管的第一源/漏端连接至该第一位元线，该第二开关晶体管的第二源/漏端连接至该第二储存晶体管的第一源/漏端，该第二储存晶体管的第二源/漏端为浮接，该第二储存晶体管的栅极端连接至一第二控制线； 其中，该第二第二型掺杂区域与该第四第二型掺杂区域之间的该表面下方为一第一型半导体；以及 其中，于一编程运算时，开启该第一开关晶体管且在该第一控制线与该第一位元线之间提供一第一编程电压，以破坏该第一储存晶体管的该第二栅极结构，使得该第一记忆胞记录一第一储存状态；或者，开启该第一开关晶体管且在该第一控制线与该第一位元线之间提供一第二编程电压，以维持该第一储存晶体管的该第二栅极结构，使得该第一记忆胞记录一第二储存状态。2.如权利要求1所述的一次编程存储器，其中于一读取运算时，开启该第一开关晶体管且在该第一控制线与该第一位元线之间提供一读取电压，使得该第一记忆胞产生一记忆胞电流，用以判断该第一记忆胞为该第一储存状态或者该第二储存状态。3.如权利要求1所述的一次编程存储器，更包括: 该第一型区域该表面有一第五第二型掺杂区域、一第六第二型掺杂区域、一第七第二型掺杂区域与一第八第二型掺杂区域； 一第五栅极结构，形成于该第五第二型掺杂区域与该第六第二型掺杂区域之间的该表面上方； 一第六栅极结构； 一第七栅极结构，形成于该第七第二型掺杂区域与该第八第二型掺杂区域之间的该表面上方； 一第八栅极结构；其中该第六栅极结构与该第八栅极结构形成于该第六第二型掺杂区域与该第八第二型掺杂区域之间的该表面上方； 其中，该第一型区域、该第五第二型掺杂区域、该第六第二型掺杂区域与该第五栅极结构形成一第三记忆胞中的一第三开关晶体管；该第一型区域、该第六第二型掺杂区域与该第六栅极结构形成该第三记忆胞中的一第三储存晶体管，该第三开关晶体管的栅极端连接至该第一字元线，该第三开关晶体管的第一源/漏端连接至一第二位元线，该第三开关晶体管的第二源/漏端连接至该第三储存晶体管的第一源/漏端，该第三储存晶体管的第二源/漏端为浮接，该第三储存晶体管的栅极端连接至该第一控制线； 其中，该第一型区域、该第七第二型掺杂区域、该第八第二型掺杂区域与该第七栅极结构形成一第四记忆胞中的一第四开关晶体管；该第一型区域、该第八第二型掺杂区域与该第八栅极结构形成该第四记忆胞中的一第四储存晶体管，该第四开关晶体管的栅极端连接至该第二字元线，该第四开关晶体管的第一源/漏端连接至该第二位元线，该第四开关晶体管的第二源/漏端连接至该第四储存晶体管的第一源/漏端，该第四储存晶体管的第二源/漏端为浮接，该第四储存晶体管的栅极端连接至该第二控制线；以及 其中，该第六第二型掺杂区域与该第八第二型掺杂区域之间的该表面下方为该第一型半导体。4.如权利要求1所述的一次编程存储器，其中该第二栅极结构与该第四栅极结构之间的该表面下方为一第一型重掺杂区域。5.如权利要求1所述的一次编程存储器，其中该第一型区域是一第一型基板或者一第一型井区域。6.如权利要求1所述的一次编程存储器，其中该第一栅极结构，包括一第一栅极氧化层覆盖于该表面上、一第一栅极层覆盖于该第一栅极氧化层上、与一第一间隙壁包围该第一栅极氧化层与该第一栅极层；该第二栅极结构，包括一第二栅极氧化层覆盖于该表面上、一第二栅极层覆盖于该第二栅极氧化层上、与一第二间隙壁包围该第二栅极氧化层与该第二栅极层；该第三栅极结构，包括一第三栅极氧化层覆盖于该表面上、一第三栅极层覆盖于该第三栅极氧化层上、与一第三间隙壁包围该第三栅极氧化层与该第三栅极层；以及该第四栅极结构，包括一第四栅极氧化层覆盖于该表面上、一第四栅极层覆盖于该第四栅极氧化层上、与一第四间隙壁包围该第四栅极氧化层与该第四栅极层。7.如权利要求6所述的一次编程存储器，其中该第二间隙壁与该第四间隙壁彼此重叠。8.如权利要求7所述的一次编程存储器，其中重叠的该第二间隙壁与该第四间的宽度小于三倍该第二栅极结构的宽度。9.如权利要求6所述的一次编程存储器，其中于编程该第一记忆胞时，是选择性地破坏该第二栅极氧化层；于编程该第二记忆胞时，是选择性地破坏该第四栅极氧化层。10.一种一次编程存储器，包括: 一第一型区域，该第一型区域的一表面有一第一第二型掺杂区域与一第二第二型掺杂区域； 一第一栅极结构，包括一第一栅极氧化层覆盖于该表面上、一第一栅极层覆盖于该第一栅极氧化层上、与一第一间隙壁包围该第一栅极氧化层与该第一栅极层，其中该第一栅极氧化层包括一第一部分第一栅极氧化层与一第二部分第一栅极氧化层，且该第二部分第一栅极氧化层薄于该第一部分第一栅极氧化层； 一第二栅极结构，包括一第二栅极氧化层覆盖于该表面上、一第二栅极层覆盖于该第二栅极氧化层上、与一第二间隙壁包围该第二栅极氧化层与该第二栅极层，其中该第二栅极氧化层包括一第一部分第二栅极氧化层与一第二部分第二栅极氧化层，且该第二部分第二栅极氧化层薄于该第一部分第二栅极氧化层；其中该第一栅极结构与该第二栅极结构形成于该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面上方； 其中，该第一型区域、该第一第二型掺杂区域、该第一部分第一栅极氧化层与该第一栅极层形成一第一记忆胞中的一第一开关晶体管；该第一型区域、该第二部分第一栅极氧化层与该第一栅极层形成该第一记忆胞中的一第一储存晶体管，该第一开关晶体管的栅极端连接至一第一字元线，该第一开关晶体管的第一源/漏端连接至一第一位元线，该第一开关晶体管的第二源/漏端连接至该第一储存晶体管的第一源/漏端，该第一储存晶体管的第二源/漏端为浮接，该第一储存晶体管的栅极端连接至一第一控制线； 其中，该第一型区域、该第二第二型掺杂区域、该第一部分第二栅极氧化层与该第二栅极层形成一第二记忆胞中的一第二开关晶体管；该第一型区域、该第二部分第二栅极氧化层与该第二栅极层形成该第二记忆胞中的一第二储存晶体管，该第二开关晶体管的栅极端连接至一第二字元线，该第二开关晶体管的第一源/漏端连接至该第一位元线，该第二开关晶体管的第二源/漏端连接至该第二储存晶体管的第一源/漏端，该第二储存晶体管的第二源/漏端为浮接，该第二储存晶体管的栅极端连接至一第二控制线； 其中，该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面下方为一第一型半导体；以及 其中，于一编程运算时，在该第一位元线与该第一字元线之间提供一第一编程电压，以破坏该第二部分第一栅极氧化层，使得该第一记忆胞记录一第一储存状态；或者，在该第一位元线与该第一字元线之间提供一第二编程电压，以维持该该第二部分第一栅极氧化层，使得该第一记忆胞记录一第二储存状态。11.如权利要求10所述的一次编程存储器，其中于一读取运算时，在该第一字元线与该第一位元线之间提供一读取电压，使得该第一记忆胞产生一记忆胞电流，用以判断该第一记忆胞为该第一储存状态或者该第二储存状态。12.如权利要求10所述的一次编程存储器，更包括: 该第一型区域的该表面有一第三第二型掺杂区域与一第四第二型掺杂区域； 一第三栅极结构，包括一第三栅极氧化层覆盖于该表面上、一第三栅极层覆盖于该第三栅极氧化层上、与一第三间隙壁包围该第三栅极氧化层与该第三栅极层，其中该第三栅极氧化层包括一第一部分第三栅极氧化层与一第二部分第三栅极氧化层，且该第二部分第三栅极氧化层薄于该第一部分第三栅极氧化层； 一第四栅极结构，包括一第四栅极氧化层覆盖于该表面上、一第四栅极层覆盖于该第四栅极氧化层上、与一第四间隙壁包围该第四栅极氧化层与该第四栅极层，其中该第四栅极氧化层包括一第一部分第四栅极氧化层与一第二部分第四栅极氧化层，且该第二部分第四栅极氧化层薄于该第一部分第四栅极氧化层； 其中该第三栅极结构与该第四栅极结构形成于该第三第二型掺杂区域与该第四第二型掺杂区域之间的该表面上方； 其中，该第一型区域、该第三第二型掺杂区域、该第一部分第三栅极氧化层与该第三栅极层形成一第一记忆胞中的一第三开关晶体管；该第一型区域、该第二部分第三栅极氧化层与该第三栅极层形成该第一记忆胞中的一第三储存晶体管，该第三开关晶体管的栅极端连接至该第一字元线，该第三开关晶体管的第一源/漏端连接至一第二位元线，该第三开关晶体管的第二源/漏端连接至该第三储存晶体管的第一源/漏端，该第三储存晶体管的第二源/漏端为浮接，该第三储存晶体管的栅极端连接至该第一字元线； 其中，该第一型区域、该第四第二型掺杂区域、该第一部分第四栅极氧化层与该第四栅极层形成一第二记忆胞中的一第四开关晶体管；该第一型区域、该第二部分第四栅极氧化层与该第四栅极层形成该第四记忆胞中的一第四储存晶体管，该第四开关晶体管的栅极端连接至该第二字元线，该第四开关晶体管的第一源/漏端连接至该第二位元线，该第四开关晶体管的第二源/漏端连接至该第四储存晶体管的第一源/漏端，该第四储存晶体管的第二源/漏端为浮接，该第四储存晶体管的栅极端连接至该第二字元线； 其中，该第三第二型掺杂区域与该第四第二型掺杂区域之间的该表面下方为一第一型半导体。13.如权利要求10所述的一次编程存储器，其中该第一栅极结构与该第二栅极结构之间的该表面下方为一第一型重掺杂区域。14.如权利要求10所述的一次编程存储器，其中该第一型区域是一第一型基板或者一第一型井区域。15.如权利要求10所述的一次编程存储器，其中该第一间隙壁与该第二间隙壁彼此重叠。16.如权利要求15所述的一次编程存储器，其中重叠的该第二间隙壁与该第四间的宽度小于三倍该第二栅极结构的宽度。
【专利摘要】一次编程存储器，包括一第一记忆胞与一第二记忆胞。其中，第一记忆胞中包括一第一储存晶体管，第二记忆胞中包括一第二储存晶体管。第一储存晶体管中的栅极结构与第二储存晶体管中的栅极结构之间的距离很短，并且其间隙壁彼此重叠。如此，可以制造出高容量的一次编程存储器。
【IPC分类】G11C17/14, H01L27/112
【公开号】CN104916638
【申请号】CN201410164447
【发明人】林崇荣
【申请人】林崇荣
【公开日】2015年9月16日
【申请日】2014年4月22日