一种半导体器件及其制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子
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【背景技术】
[0002]在半导体技术领域中，EEPROM (电可擦可编程只读存储器)作为非挥发存储设备，被大量应用于计算机、手机等电子装置之中。
[0003]由于应用环境的复杂性，在EEPROM等半导体器件中，ESD (Electro-Staticdischarge ;静电释放)的防护至关重要。然而，在目前的EEPROM中，ESD保护器件的性能却往往难以满足实际需要。
[0004]在目前的EEPROM工艺中，通常采用高压NMOS器件(额定工作电压一般为5V)作为ESD保护器件，该作为ESD保护器件的高压NMOS器件的结构与普通NMOS相同，如图1所示，包括半导体衬底100以及位于半导体衬底100上的源极101、漏极102和栅极103。然而，该高压NMOS器件的性能通常无法满足在特殊场合下对ESD保护的需求，主要表现如下:在现有技术中，作为ESD保护器件的高压NMOS的实际触发电压(trigger voltage)通常比设计目标值要高，触发电压的实际值通常在14V左右，而设计目标值通常为1V ;这就导致了在存在大于1V小于14V的静电的情况下，ESD保护器件无法被触发，因而会造成EEPROM器件的静电损伤。
[0005]为了解决现有技术中的上述技术问题，有必要提出一种新的半导体器件及其制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提出一种新的半导体器件以及该半导体器件的制造方法和使用该半导体器件的电子装置，该半导体器件具有更好的抗ESD能力。
[0007]本发明实施例一提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底上的ESD保护器件；其中，所述ESD保护器件包括位于所述半导体衬底内的源极、漏极以及位于所述半导体衬底之上且位于所述源极和所述漏极之间的栅极，还包括位于所述漏极内的P型掺杂区。
[0008]可选地，所述源极与所述漏极为N+掺杂。
[0009]可选地，所述栅极的材料为多晶硅。
[0010]可选地，所述源极、所述漏极以及所述栅极之上形成有金属硅化物。
[0011 ] 可选地，所述ESD保护器件为NMOS器件。
[0012]可选地，所述半导体器件还包括核心器件，所述ESD保护器件用于防止所述核心器件遭受ESD损伤。
[0013]可选地，所述半导体器件为EEPR0M。
[0014]本发明实施例二提供一种半导体器件的制造方法，所述方法包括:
[0015]步骤SlOl:提供半导体衬底，在所述半导体衬底上形成作为ESD保护器件的NMOS器件，其中所述NMOS器件包括源极、漏极和栅极；
[0016]步骤S102:对所述NMOS器件的所述漏极进行P+离子注入，以在所述漏极内形成P型掺杂区；
[0017]步骤S103:在所述半导体衬底上形成层间介电层以及位于所述层间介电层内的接触孔。
[0018]可选地，在所述步骤SlOl中还形成包括高压PMOSjgS NMOS以及低压PMOS在内的其他器件，所述步骤SlOl包括:
[0019]步骤SlOll:提供半导体衬底，在所述半导体衬底上定义有源区，并进行沟道区离子注入；
[0020]步骤S1012:形成高压PMOS的阱区；
[0021]步骤S1013:形成栅极氧化层；
[0022]步骤S1014:形成高压栅极以及浮栅；
[0023]步骤S1015:形成低压NMOS的阱区以及低压PMOS的阱区；
[0024]步骤S1016:在所述浮栅之上形成介电层以及位于介电层之上的控制栅；
[0025]步骤S1017:形成低压栅极；
[0026]步骤S1018:对高压NM0S、高压PM0S、低压NMOS以及低压PMOS进行LDD处理；
[0027]步骤S1019:形成源极和漏极。
[0028]可选地，在所述步骤S1012与所述步骤S1013之间还包括如下步骤:
[0029]对高压NMOS的阈值电压进行调整。
[0030]可选地，在所述步骤SlOl中，所述NMOS器件的所述源极与所述漏极为N+掺杂。
[0031]可选地，所述NMOS器件的所述栅极的材料为多晶硅。
[0032]可选地，在所述步骤S102与所述步骤S103之间还包括步骤S1023:
[0033]在所述源极、所述漏极以及所述栅极之上形成金属硅化物。
[0034]可选地，所述半导体器件为EEPR0M。
[0035]本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。
[0036]本发明的半导体器件，通过在其所包括的作为ESD保护器件的NMOS的漏极内设置P型掺杂区，可以提高ESD保护器件的抗ESD特性，进而提高半导体器件的可靠性。本发明的半导体器件的制造方法，由于制得的半导体器件所包括的作为ESD保护器件的NMOS的漏极内设置有P型掺杂区，因而可以提高ESD保护器件的抗ESD特性，进而提高半导体器件的可靠性。本发明的电子装置，由于使用了上述半导体器件，因而同样具有上述优点。
【附图说明】
[0037]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0038]附图中:
[0039]图1为现有技术中的EEPROM中的ESD保护器件(高压NM0S)的结构的示意图；
[0040]图2为本发明实施例一的半导体器件所包括的ESD保护器件的结构的示意图；
[0041]图3A为现有技术中的EEPROM中的ESD保护器件的TLP测试结果的示意图；
[0042]图3B为本发明实施例一的半导体器件所包括的ESD保护器件的TLP测试结果的示意图；
[0043]图4为本发明实施例二的一种半导体器件的制造方法的一种示意性流程图。
【具体实施方式】
[0044]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0045]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0046]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0047]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0048]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0049]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0050]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0051]实施例一
[0052]本发明的半导体器件，包含ESD保护器件，相对于现有技术具有更强的ESD防护能力。该半导体器件可以为EEPR0M，也可以为其他包含ESD保护器件的半导体器件。
[0053]下面，参照图2来描述本实施例的半导体器件的结构。本实施例的半导体器件，如图2所示，包括半导体衬底100以及位于半导体衬底100上的核心器件(图中未示出^PESD保护器件。其中，核心器件是指实现该半导体器件的核心功能的器件，例如实现存储功能的器件；ESD保护器件，是指用于防止ESD对核心器件造成损伤的器件。示例性地，本实施例的半导体器件为EEPR0M，该ESD保护器件可以采用现有技术中的高压NMOS的设计规则，主要改进之处在于在漏极区域中形成了额外的P阱(PW)。当然，本实施例的半导体器件，也可以仅包括ESD保护器件，该ESD保护器件用于为其他器件提供静电防护。
[0054]如图2所示，在本实施例的半导体器件中，该ESD保护器件包括位于半导体衬底100内的源极101、漏极102以及位于半导体衬底100上且位于源极101、漏极102之间的栅极103，其中，源极101与漏极102均为N+掺杂；此外，该ESD保护器件还包括位于漏极102内的P型掺杂区(PW) 104。由于N+掺杂和P型掺杂的共同作用，P型掺杂区104实际为N-掺杂。其中，栅极103的材料可以为多晶硅栅极或金属栅极。进一步地，源极101、漏