半导体材料的主体和用于制造半导体材料的主体的方法
【专利说明】半导体材料的主体和用于制造半导体材料的主体的方法
[0001]本申请为国际申请日为2011年2月16日、国际申请号为PCT/EP2011/052319、国家申请号为201180008062.1、发明名称为“用于硅通孔(TSV)的电测试的系统和方法”的专利申请的分案申请。
技术领域
[0002]本发明具体而言涉及借助于通孔的结构修改的、用于硅通孔(TSV)的电测试的系统和方法。
【背景技术】
[0003]如已知的，在半导体材料的裸片(或如下文所使用的“芯片”)中提供通用电子集成电路，其中该半导体材料的裸片在制造过程的结尾时通过对晶片进行划片而获得。晶片通常包括集成了一个或多个电子部件(有源的或无源的部件，例如晶体管)或电子部件的一部分的有源层(例如由衬底的表面部分形成)；以及在有源层上延伸的一个或多个金属层和电绝缘层，以获得电子部件和它们的电互连。
[0004]通常通过由芯片的外部顶表面所承载的导电接触焊盘，以及从导电焊盘朝向外部电子系统的类似连接元件延伸的电连接接线(该连接技术通常被称为“接线键合”技术)来提供该芯片内的电子集成电路与外部电子系统之间的电连接。具体而言，导电焊盘形成存在于芯片中的电线路的末端并且被设计用于传送信息信号或功率信号(其中具有用于电子集成电路的电源信号)。
[0005]一种备选的电连接技术设想使用直接连接到芯片的导电焊盘并且设置在导电焊盘自身与外部电子系统的类似连接元件之间的导电元件、突出的接触凸起或者导电球或凸块或导电焊区。在该情况中，就设想芯片将以如下方式翻转，即，该芯片的承载导电焊盘的外部顶表面被布置成面对外部电子系统的印刷电路板或者其他电子设备而言，该连接技术通常被定义为“倒装芯片技术”。
[0006]在电子集成电路的电连接的领域中，还已知的是使用所谓的硅通孔(在下文中简称为“通孔”)，即穿过电子集成电路的芯片垂直延伸的、导电材料的互连，从而允许集成在该芯片的结构的各个层上的电路的元件与其外部表面的电连接。通孔以如下方式穿过芯片和对应的衬底垂直地延伸(develop)，S卩，在制造过程结尾时(即在它们的最终使用形式中)将可以从芯片的外部表面访问该这些通孔，该外部表面被设计为用于例如通过由所述表面承载的接触元件(凸块、球或焊区)电接触而与外部电子系统的印刷电路板或其他电子器件连接。
[0007]通常，就通孔通过例如由绝缘材料构成的电绝缘区域以避免存在朝向衬底自身的漏电电流的方式在横向并且在下面两者都是绝缘的而言，通孔与它们贯穿的衬底电绝缘。
[0008]图1以示意性并且简化的方式示出了在晶片2中提供的通用电子集成电路(IC) 1，晶片2包括半导体材料的衬底3，在该衬底中至少部分地集成了电子部件4，例如M0SFET(如图示意性地指示的)。具体而言，衬底3具有在位置上对应于提供电子部件4的位置处的前表面3a和与前表面3a相对的背部表面3b，。
[0009]图1中由布置在衬底3的前表面3a上的绝缘层5以及布置在绝缘层5上的至少一个金属层6示意性地表示在彼此叠加的一个或者多个层上布置在衬底3上的电绝缘层和金属层。电子部件4的合适的导电的或绝缘的结构可以按照已知的方式另外在衬底3上延伸(例如以获得MOSFET的栅极氧化物和栅极导电结构)。另外，绝缘层5和金属层6提供电子部件4之间的电连接，以及朝向电子集成电路I的外部的电连接。
[0010]此外，绝缘材料的钝化层7在金属层6上延伸；接触焊盘8在钝化层7中打开，电连接到金属层6并且被设计为与外部电接触。该钝化层的由7a所示的外部表面是晶片2的前外部面。
[0011]具体而言，在衬底3中，通过由FEOL(前端工艺过程)整体指定的合适的过程提供电子部件4，而由BEOL (后端工艺过程)整体指定用于提供到外部的电连接的其余的电绝缘层5、金属层6以及钝化层7。
[0012]此外，在晶片2的内部形成一个或多个通孔，该通孔由10整体指定，包括穿过衬底3垂直延伸并且有可能贯穿电绝缘层5和金属层6中的一个或多个的导电互连，从而限定电子部件4、金属层6或接触焊盘8之间的朝向衬底3的背面的电连接。具体而言，作为示例，图1示出了第一通孔10’，其从前表面3a朝向衬底3的背面延伸，被设计为接触电子部件4的区域(例如MOSFET的区域)；第二通孔10”，其从金属层6朝向衬底3的背面延伸；以及第三通孔10”’，其从钝化层7的外部表面7a朝向衬底3的背面延伸，被设计为与接触焊盘8接触。
[0013]注意到，在形成通孔之后，通孔10通常是绝缘的并且“嵌入”在晶片2的衬底3中，其由具有给定厚度的材料的部分与衬底3的背部表面3b分隔。
[0014]例如，可以如美国公开号2005/0101054或在Springer-Verlag New York公司的第 85-95 页的 Chuan Seng Tan、Ronald J.Gutmann 和 L.Rafael Reif 的“Wafer Level 3-DICs Process Technology”中所述地获得通孔10。
[0015]图2示出了在制造过程的结尾时的电子集成电路1:(利用已知的研磨技术或“背部磨光”)减薄衬底3的背部的最终步骤暴露了通孔10的背部末端的一部分，以这种方式其可以与外部电接触。在减薄过程之后，衬底3具有减小的厚度，例如甚至小于50 μπι。
[0016]在可能的组装过程之一中，接下来对晶片2进行划片(dice)以便限定多个芯片，每个芯片包括相应的电子集成电路。
[0017]在制造过程的结尾时，通孔10因此贯穿整个衬底3，从而提供从电子部件4到芯片内的金属层6的直接电连接，或从衬底3的背部表面3b(在该情况中形成芯片的外部背部表面)到接触焊盘8的直接电连接，或更通常而言从芯片的所谓的“顶部”(即前部分)到芯片的所谓的“底部”(即背部分)的一个或多个电连接。
[0018]使用通孔10特别有利于提供用于电子集成电路的三维封装结构(所谓的“3D封装技术”)，其中该3D封装技术是最近一般而言在半导体领域并且具体而言在微电机系统(MEMS)领域中提出来的。
[0019]注意到，术语“封装”以通常对本领域常用的方式在本文使用来整体指定用于整体或部分地包围电子集成电路的半导体材料的芯片或者多个芯片，从而允许其与外部的电连接(例如到对应的外部电子系统的印刷电路的连接)的外壳结构或者外包结构。
[0020]根据已知的方式，3D封装技术备选地设想了以下:两个或更多个封装的垂直堆叠，其中每个封装包封一个或多个电子集成电路(所谓的“封装级3D封装”)；两个或更多个芯片或裸片的垂直堆叠(所谓的“芯片级3D封装”)；以及两个或更多个晶片的垂直堆叠(所谓的“晶片级3D封装”)。具体而言，在后一种情况中，晶片被彼此堆叠并且随后在将它们包封入对应的封装中之前对它们进行划片。很显然，为了能够提供在合适地布置的各种晶片中的电子集成电路之间的电连接，需要通孔。
[0021]使用三维结构有利地允许增加互连的密度，同时降低互连的长度，因此也降低寄生效应；因此可以提高性能。使用通孔因此在多种应用中是有利的，具体而言在用于降低各种芯片、裸片或晶片之间的连接的长度时是有利的。
[0022]然而，以上使用致使各种生产问题，这些生成问题例如与用于在芯片中形成具有小直径(甚至小于ΙΟμπι)并且大深度的通孔/沟槽所需要的蚀刻过程关联，或者与晶片、芯片或裸片之间的校准过程相关联。此外，鉴于生产过程的关键方面并且鉴于由通孔执行的电互连的性质，有利的是能够验证其适当操作(优选地在制造集成电路之前并且具体而言在完成半导体材料的晶片的划片之前)，并且具体而言验证穿过该通孔提供给电流循环的路径的电阻，并且此外验证对于例如衬底存在可能的漏电和寄生现象。
[0023]就这点而言，所谓的“自动测试设备”(ΑΤΕ)是已知的，其(在对应的划片之前)执行半导体材料的晶片内的各种芯片的测试和电分类自动程序，以便选择操作适当的芯片以用于它们的后续封装。该操作被称为“电晶片分类”(EWS)或“晶片分类”(WS)，并且设想对各种芯片中的电子集成电路执行合适的电测试。
[0024]如图3中所示意性地示出的，由15所整体指定的测试装置被设计为测试如图1和图2中那样再次由附图标记2指定的晶片的电特性，该测试装置包括夹盘16 (并入于在此未图示的被称为“探针”的电机装置中)，在夹盘16上布置待测试的晶片2 ;以及探针头17，其具有多个探针18 (数量巨大，从数百到数千)并且可以被驱动以便接近晶片2的前面7a，借此探针18以合适的方式电接触晶片2的接触焊盘(在此没有图示)。为此目的，将探针头17耦合到包含互连到ATE(在此没有图示)的合适的电子电路的印刷电路板19，并且耦合到电机驱动系统(在此没有图示)。在使用中，探针头17可以经由探针18与晶片2中包含的电子集成电路电耦合，以便测量其一个或多个电参数。探针头17、探针18以及印刷电路板19的全体构成所谓的“探针卡”。
[0025]然而，测试装置15不足以测试在半导体材料的晶片级的通孔10。事实上，通孔10具有与衬底3电绝缘并且嵌入在衬底3中的末端，因此对于探针头17和对应的探针18来说是不可访问的。总体类似的考虑适用于三维类型的堆叠结构中的通孔10的测试。
[0026]另外，使用探针可以证明与测试通孔的不兼容(在减薄衬底之后，即从衬底本身的背面可访问该通孔的背部时执行测试时也是如此)。事实上，已知的趋势是逐步减小通孔的尺寸，通孔可以具有甚至小于?ο μπι的尺寸；这一尺寸减小使其非常难以获得探针的尖端与通孔之间的可靠的电接触，这是因为探针的尖端的表面的典型尺寸是ΙΟμπι到15μπι，其大于通孔的对应的尺寸(也是基于要流经该接触的测试电流的要求)。
[0027]探针18与通孔10之间的直接接触因此可能损坏通孔10的表面，后续问题是三维堆叠结构中的互连的电效率损失。当在通孔上形成导电元件(例如凸块)以获得三维结构中的两个芯片之间的电连接时，也出现同样的问题。事实上，在任意情况中，探针18与通孔10之间的接触的面积的减小(也是由于接触中的两个表面的形态并且由于这些表面上存在其他不导电材料(诸如例如污染颗粒)等)导致接触的电阻增加，从而响应于电测试电流的传递，接触区域过热并且局部升高甚至数百摄氏度的温度。
[0028]下文列举的情况导致探针与通孔之间的电接触的更大的问题:一些测试装备具有在接触焊盘的表面上走行(run)的探针以用于改善电接触的性能；探针不总是彼此良好地对准并且不能总是保持它们位于中心；此外，在承载要执行测试操作的晶片的夹盘的定位操作之后，可能存在探针与晶片之间的不精确的对准。
[0029]另外，当要测试的电子集