一种具有复制单元字线电压抬升技术的sram时序控制电路的制作方法
【技术领域】
[0001] 本发明涉及集成电路（IC)设计技术领域，尤其涉及一种具有复制单元字线电压 抬升技术的SRAM时序控制电路。
【背景技术】
[0002] 现代社会，由于移动通信技术、3D技术、GPS导航技术，高速无线网络技术的迅速 发展推动集成电路设计追求更快的速度，更高的稳定性以及更低的功耗。SRAM(静态随机存 取存储器）因其高速、低功耗、高鲁棒性的特性占据片上存储器的主要面积，因此SRAM的性 能严重影响SoC芯片的功能。
[0003] 现阶段，主要通过降低SRAM工作电压来减低功耗，因为对于SRAM来说，功耗与电 源低压的的平方成线性关系。但是随着电源电压的降低，工艺偏差对电路的稳定性影响越 来越大，这将导致芯片性能下降，甚至良率降低。同时，工艺的进步也使晶体管阈值电压偏 差增大，因此，在低电压下提高SRAM时序控制电路的抗工艺偏差能力变得尤为重要。
[0004] 为了获得最优的时序控制，一种时序复制位线技术在1998年提出，该技术比反相 器链延时技术具有更优的抗工艺偏差能力，能更精准的跟踪位线放电，但是随着工艺技术 的进步，这种传统的复制位线技术随着电源电压的降低已无法更好的改善工艺偏差。
[0005] Y.Niki等人在2011年提出了一种数字复制位线延时技术，该技术通过增加复制 单元，再结合延时倍乘电路使得在低电压下的时序偏差得到了很大的改善，但是倍乘电路 会带来面积大幅增加以及延时量化误差。Y.Li等人在2014年提出了双复制位线技术，该技 术对6管单元进行改进，并充分利用了位线资源，在不增加面积的情况下使得电路抗工艺 偏差能力提高，但是由于位线电容变大，使位线预充电时间增加，导致芯片工作速度降低。
[0006] 鉴于此，有必要对现有技术进彳丁改进，以提尚时序控制电路抗工艺偏差能力。
【发明内容】
[0007] 本发明的目的是提供一种具有复制单元字线电压抬升技术的SRAM时序控制电 路，该电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的 面积，且不影响芯片运行速度。
[0008] 本发明的目的是通过以下技术方案实现的：
[0009] -种具有复制单元字线电压抬升技术SRAM时序控制电路，包括：时序复制电路模 块与复制单元字线电压抬升模块；其中：
[0010] 所述时序复制电路模块并联在复制单元字线与复制位线之间；
[0011] 所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元 字线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复制 单元字线的电压越大，时序复制电路模块中复制单元电流及其偏差越大，从而使得时序控 制电路延迟偏差越小。
[0012] 进一步的，所述时序复制电路模块包含n个串联连接的复制单元及若干个串联连 接的冗余单元；
[0013] 其中，所有复制单元两端均分别与复制位线ReplicaBL及ReplicaBLB相连，所 有复制单元的控制端均与所述复制单元字线相连；
[0014] 所述冗余单元两端均分别与复制位线ReplicaBL及ReplicaBLB相连，所有冗余 单元的控制端接地。
[0015] 进一步的，所述复制单元与冗余单元的内部结构相同，均包括：Pl~P2两个PMOS 管以及Nl~M四个NMOS管；
[0016] 其中：Pl管和Nl管组成反相器1，P2管和N2管组成反相器2 ;
[0017] 反相器1中，Pl管端口 8与Nl管端口 14接在一起连到VDD，P1管端口 9与Nl管 端口 13连在一起接到N3管端口 3,Pl管端口 7也接到VDD，Nl管端口 15接地；
[0018] 反相器2中，P2管端口 11和N2管端口 17接在一起连到N3管端口 3,同时P2管 端口 12与N2管端口 16接在一起连到M管端口 5,P2管端口 11接到VDD，N2管端口 18接 地；
[0019] N3管端口 1接到复制单元字线，端口 2连接到复制位线R印IicaBL;N4管端口 4 接到复制单元字线，端口 6连接到复制位线ReplicaBLB。
[0020] 进一步的，所有复制单元和冗余单元均连入复制位线后产生时序控制信号SAE。
[0021] 进一步的，所述复制单元字线电压抬升模块包括：Pl~P3三个MOS管、Nl~N2两 个MOS管、反相器INV与MOS电容；其中：
[0022] Pl管和Nl管组成反相器1，其中，Pl管端口 1接VDD，端口 2与Nl管端口 5接在 一起连到时钟信号端，Pl管端口 3与Nl管端口 4接在一起连接到N2管端口 11，Nl管端口 6接地；
[0023] P2管与N2管一起构成反相器2,其中，P2管端口 8与N2管端口 11接在一起，P2 管端口 7与N2管端口 10接在一起连到P3管端口 14并与复制单元字线相连；P2管端口 9 接地，N2管12与P3管端口 15接在一起连到MOS电容端口 16 ;
[0024] P3管端口 13接电源VDD，M0S电容端口 17接反相器INV输出端口 18,反相器INV 端口 19接N2管端口 11。
[0025] 由上述本发明提供的技术方案可以看出，采用具有复制单元字线的电压抬升技 术，使得复制单兀字线的电压提尚，从而提尚放电电流的偏差，最终减小时序控制电路延迟 偏差，比传统的时序控制电路具有更优的抗工艺变化能力，同时不会大幅度增加芯片的面 积，且不影响芯片运行速度。
【附图说明】
[0026] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用 的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本 领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他 附图。
[0027] 图1为本发明实施例提供的一种具有复制单元字线电压抬升技术SRAM时序控制 电路的不意图；
[0028] 图2为本发明实施例提供的一种复制单元字线电压抬升模块的示意图；
[0029] 图3为本发明实施例提供的复制单元字线信号电压与电流偏差关系示意图；
[0030] 图4a为本发明实施例提供的传统复制位线技术的1000次蒙特卡罗仿真结果示意 图；
[0031] 图4b为本发明实施例提供的本发明实施例方案的1000次蒙特卡罗仿真结果示意 图。
【具体实施方式】
[0032] 下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整 地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本 发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施 例，都属于本发明的保护范围。
[0033] 实施例
[0034] 图1为本发明实施例提供的一种具有复制单元字线电压抬升技术SRAM时序控制 电路，如图1所示，其主要包括：时序复制电路模块与复制单元字线电压抬升模块；其中：
[0035] 所述时序复制电路模块并联在复制单元字线与复制位线之间，用来复制存储阵列 放电时间，其包含n个串联连接的复制单元（RC)和若干串联连接的冗余单元（DC);复制位 线共有两根，如图1中的复制位线ReplicaBL及ReplicaBLB;其中，所有复制单元两端均 分别与复制位线ReplicaBL及ReplicaBLB相连，所有复制单元的控制端均与所述复制单 元字线（RWL)相连；所述冗余单元两端均分别与复制位线ReplicaBL及ReplicaBLB相 连，所有冗余单元的控制端接地。
[0036] 所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元 字线（RWL)相连，用于将输入的时钟信号（CK)处理为高电压的电平信号，并传输给复制单 元字线；复制单元字线的电压越大，复制单元电流及其偏差AI^1越大。
时序控制电路延迟偏差越小。也就是说，比传统的时序控制电路具有更优的抗工艺变化能 力。
[0038] 本发明实施例中，冗余单元（DC)内部结构与复制单元（RC)相同，区别为冗余单元 DC的控制端接地。
[0039] 如图1所示，所述的冗余单元（DC)与复制单元（RC)均包括：P1~P2两个PMOS管 以及Nl~M四个NMOS管；
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