基于差分存储单元的灵敏放大器的制造方法
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种基于差分存储单元的灵敏放大器。
【背景技术】
[0002]如图1所示，是现有基于差分存储单元的灵敏放大器的电路图；现有基于差分存储单元的灵敏放大器包括:
[0003]PMOS管P2和P3为预充电单元，PMOS管P2和P3的栅极都连接控制信号A，源极都接电源电压，漏极分别接信号输出节点netl和节点net2。
[0004]NMOS管N2控制信号输出节点netl到列线CL的连接，NMOS管N3控制信号输出节点net2到列线CLb的连接，NMOS管N2和N3的栅极都连接控制信号B。列线CL和CLb互为反相，在读时通过列选择管连到一列上不同状态的两个存储单元。
[0005]PMOS管P0、P1和NMOS管NO和NI组成锁存单元，在NMOS管NO和NI的源极和地之间连接有NMOS管N4，NMOS管N4的栅极连接控制信号Bb，控制信号B和Bb为互为反相信号。通过控制信号Bb控制锁存单元的对信号的锁存。
[0006]信号输出节点netl和net2分别通过一个反相器实现数据的输出。
[0007]如图2所示，是图1的各信号时序图；现有基于差分存储单元的灵敏放大器工作过程为:
[0008]在tl时间段，控制信号A切换为低电平，控制信号B切换为高电平，控制信号Bb切换为低电平，PMOS管P2和NMOS管N2组成的第一路径和PMOS管P3和NMOS管N3组成的第二路径都导通实现对信号输出节点netl和net2的充电。
[0009]控制信号A切换回高电平时，PMOS管P2和P3断开，信号输出节点netl和net2不再通电，信号输出节点netl和net2会根据列线CL和CLb所连接的存储单元的状态而变化，当对应的存储单元为写入状态时，对应的列线电流为0，对应的信号输出节点电压不变；而当对应的存储单元为擦除状态时，对应的列线会有电流，对应的信号输出节点电压会降低。
[0010]当信号输出节点netl和net2的电压读取到对应的存储单元的信息后，通过切换控制信号Bb使NMOS管N4导通，图2中的信号输出节点netl会被快速拉低到地，而信号输出节点net2会被拉高到电源电压电位，实现数据的锁存。
[0011]由图1和图2所示可知，为了保证准确读取，在控制信号A切换回高电平后需要间隔一个时间段t2才将控制信号B和Bb进行切换，而控制信号B和Bb需要另外提供，故现有电路的时间段t2不能做到最小，这会不利于读取速度的提高。
【发明内容】
[0012]本发明所要解决的技术问题是提供一种基于差分存储单元的灵敏放大器，能加快读取速度。
[0013]为解决上述技术问题，本发明提供的基于差分存储单元的灵敏放大器包括第一路径，第二路径，锁存单元，输出单元，自适应控制信号产生单元。
[0014]所述第一路径包括第一预充电单元、第一选择开关，所述第二路径包括第二预充电单元、第二选择开关。
[0015]所述第一预充电单元和所述第二预充电单元的控制端都连接第一控制信号，所述第一预充电单元用于在所述第一控制信号的控制下对第一信号输出节点充电，所述第二预充电单元用于在所述第一控制信号的控制下对第二信号输出节点充电。
[0016]所述第一选择开关和所述第二选择开关的控制端都连接第二控制信号，所述第一选择开关在所述第二控制信号的作用下将所述第一信号输出节点连接到第一列线，所述第二选择开关在所述第二控制信号的控制下将所述第二信号输出节点连接到第二列线；所述第一列线和所述第二列线连接到存储器的存储单元并互为反相。
[0017]所述锁存单元的数据输入端连接到所述第一信号输出节点和所述第二信号输出节点，所述锁存单元的控制端连接第三控制信号，在所述第三控制信号的控制下所述锁存单元对所述第一信号输出节点和所述第二信号输出节点的信号进行锁存。
[0018]所述第一信号输出节点和所述第二信号输出节点的数据通过所述输出单元输出。
[0019]所述自适应控制信号产生单元的输入端连接所述第一信号输出节点、所述第二信号输出节点和所述第一控制信号，所述自适应控制信号产生单元的输出端输出所述第二控制信号和所述第三控制信号。
[0020]当所述第一控制信号切换为使所述第一信号输出节点和所述第二信号输出节点都充电时，通过所述第一控制信号使所述第二控制信号和所述第三控制信号切换，切换后的所述第二控制信号使所述第一选择开关和所述第二选择开关都导通，切换后的所述第三控制信号使所述锁存单元的不进行信号锁存。
[0021]当所述第一控制信号切换关断所述第一信号输出节点和所述第二信号输出节点的充电时，通过所述第一信号输出节点的电压、所述第二信号输出节点的电压和所述第一控制信号使所述第二控制信号和所述第三控制信号切换，切换后的所述第二控制信号使所述第一选择开关和所述第二选择开关都断开，切换后的所述第三控制信号使所述锁存单元的进行信号锁存。
[0022]进一步的改进是，所述第一预充电单元包括第一 PMOS管，所述第一 PMOS管的源极接电源电压、栅极接所述第一控制信号、漏极接所述第一信号输出节点。
[0023]进一步的改进是，所述第二预充电单元包括第二 PMOS管，所述第二 PMOS管的源极接电源电压、栅极接所述第一控制信号、漏极接所述第二信号输出节点。
[0024]进一步的改进是，所述第一选择开关包括第一 NMOS管，所述第一 NMOS管的源极接所述第一列线、漏极接所述第一信号输出节点。
[0025]进一步的改进是，所述第二选择开关包括第二 NMOS管，所述第二 NMOS管的源极接所述第二列线、漏极接所述第二信号输出节点。
[0026]进一步的改进是，所述自适应控制信号产生单元包括第一与非门、第二与非门、第一反相器和第二反相器。所述第一与非门的第一输入端连接所述第一信号输出节点、第二输入端连接所述第二信号输出节点。所述第二与非门的第一输入端连接所述第一控制信号，所述第二与非门的第二输入端连接所述第一与非门的输出端。所述第一反相器的输入端连接所述第二与非门的输出端，所述第一反相器的输出端输出所述第三控制信号。所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器的输出端输出所述第二控制信号。
[0027]进一步的改进是，所述锁存单元包括第三NMOS管、第四NMOS管、第五NMOS管、第三PMOS管和第四PMOS管。所述第三NMOS管的源极、所述第四NMOS管的源极和所述第五NMOS管的漏极连接在一起，所述第五NMOS管的源极接地；所述第三PMOS管的源极和所述第四PMOS管的源极都接电源电压。所述第三NMOS管的漏极、所述第四NMOS管的栅极、所述第三PMOS管的漏极和所述第四PMOS管的栅极都接所述第一信号输出节点。所述第三NMOS管的栅极、所述第四NMOS管的漏极、所述第三PMOS管的栅极和所述第四PMOS管的漏极都接所述第二信号输出节点。所述第五NMOS管的栅极连接所述第三控制信号。
[0028]进一步的改进是，所述输出单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第一信号输出节点，所述第四反相器的输入端连接所述第二信号输出节点，所述第三反相器的输出端和所述第四反相器的输出端输出一对反相的输出信号。
[0029]进一步的改进是，所述第一与非门中连接两个输入端对应于两个第五PMOS管