用于对非易失性存储器进行编程的动态位线偏压的制作方法
【专利说明】
【背景技术】
[0001]本技术涉及非易失性存储器。
[0002]在各种电子设备中使用半导体存储器已变得日益流行。例如，在蜂窝电话、数字摄影机、个人数字助理、移动计算设备、非移动计算设备以及其他设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪存存储器都属于最流行的非易失性半导体存储器。与传统的全功能EEPROM相比，使用闪存存储器(也是一种类型的EEPR0M)，可以在一个步骤中擦除整个存储器阵列的内容或存储器的一部分的内容。
[0003]传统的EEPROM和闪存存储器二者都利用了浮栅，该浮栅位于半导体基底中的沟道区之上并且与其绝缘。该浮栅位于源极区与漏极区之间。控制栅极设置在浮栅之上并且与其绝缘。由此形成的晶体管的阈值电压(Vth)由浮栅上所保留的电荷量控制。亦即，在晶体管被接通以许可在它的源极与漏极之间进行传导之前，必须施加给控制栅极的最小电压量由浮栅上的电荷电平控制。
[0004]一些EEPROM和闪存存储设备具有用于存储两种范围的电荷的浮栅，因此存储元件可以在两种状态例如擦除状态和编程状态之间被编程/擦除。这样的闪存存储设备有时被称为二进制闪存存储设备，这是因为每个存储元件可以存储一位数据。
[0005]通过识别多个有区别的容许/有效编程阈值电压范围来实现多状态(也称为多层)闪存存储设备。每个有区别的阈值电压范围与编码在存储设备中的数据位的集合的预定值对应。例如，当每个存储元件可以被放置在与四个有区别的阈值电压范围对应的四个离散的电荷带中的一个电荷带中时，该存储元件可以存储两位数据。
[0006]特别地，当存储设备缩小时，需要用于准确地对阈值电压范围进行编程的技术。
【附图说明】
[0007]图1是使用单行/列解码器和读/写电路的非易失性存储系统的框图。
[0008]图2A描绘了在图1的存储器阵列155中的NAND闪存存储器单元的块以及关联的感测块SBO、SBl和SB2。
[0009]图2B描绘了图2A的NAND串的横截面图。
[0010]图3A是描绘了图1的感测块SBO的一个实施方式的框图。
[0011]图3B是描绘了作为对图3A中描绘的四个数据锁存器的集合的替选的三个数据锁存器的集合的框图。
[0012]图3C是描绘了作为对图3A中描绘的四个数据锁存器的集合的替选的五个数据锁存器的集合的框图。
[0013]图3D是描绘了作为对图3A中描绘的四个数据锁存器的集合的替选的两个数据锁存器的集合的框图。
[0014]图4A和图4B描绘了具有快速编程模式和慢速编程模式的一遍编程操作。
[0015]图5A至图5C描绘了两遍编程操作，其中在第二遍时使用快速编程模式和慢速编程模式。
[0016]图6A至图6D描绘了三遍编程操作，其中在第三遍时使用快速编程模式和慢速编程模式。
[0017]图7A描绘了在使用快速编程模式和慢速编程模式的编程操作中由于图7B中描绘的编程电压和图7C中描绘的位线电压导致的存储元件的Vth的进展，其中，在慢速编程模式期间使用单个位线电压。
[0018]图8A描绘了使用快速编程模式和慢速编程模式的编程操作，在慢速编程模式中根据对慢速编程模式中的编程脉冲的计数来使用位线电压。
[0019]图SB提供了有关图8A的步骤812的示例细节，在步骤812中，在数据锁存器中重用位组合以提供对慢速编程模式中的编程脉冲的附加计数。
[0020]图SC描绘了下述编程操作，在该编程操作中随着编程操作前进针对不同目标数据状态进行验证操作并且可以根据编程进度重用位组合。
[0021]图9A描绘了在使用快速编程模式和慢速编程模式的编程操作中由于图9B中描绘的编程电压和图9C中描绘的位线电压导致的存储元件的Vth的进展，其中，在慢速编程模式期间根据对慢速编程模式中的编程脉冲的计数来使用具有公共步长的不同位线电压Vbl_sl、Vbl_s2 和 Vbl_s3。
[0022]图9D描绘了在图9C的慢速编程模式中使用的位线电压根据Vpg步长的变化。
[0023]图1OA描绘了可以在慢速编程模式中使用的位线电压，其中在两个编程脉冲期间使用相同位线电压Vbl_sl，在此之后，在随后编程脉冲期间使用更高位线电压Vbl_s2。
[0024]图1OB描绘了可以在慢速编程模式中使用的位线电压，其中在慢速编程模式期间使用具有逐步更小的步长的不同位线电压Vbl_s2和Vbl_s3。
[0025]图1lA描绘了在使用快速编程模式和慢速编程模式的编程操作中由于图1lB中描绘的编程电压和图1ic中描绘的位线电压导致的存储元件的Vth的进展，其中，在慢速编程模式期间，根据对慢速编程模式中的编程脉冲计数在两个编程脉冲期间使用相同位线电压Vbl_sl，在此之后，在两个随后编程脉冲期间使用相同位线电压Vbl_s2。
[0026]图12A描绘了与下述情况相比存储元件的Vth根据编程脉冲数量而增大的进展，所述情况为:在慢速编程模式期间使用单个位线电压的情况(线1200)以及在慢速编程模式期间根据对慢速编程模式中的编程脉冲的计数使用不同位线电压的情况(线1202)。
[0027]图12B描绘了与下述情况相比存储元件的Vth根据编程脉冲数量的变化，所述情况为:在慢速编程模式期间使用单个位线电压的情况(线1210)以及在慢速编程模式期间根据对慢速编程模式中的编程脉冲的计数使用不同位线电压的情况(线1212)。
[0028]图13描绘了在下述编程操作期间数据锁存器中的值，所述编程操作中，使用单个锁存器来指示快速编程模式还是慢速编程模式有效。
[0029]图14A描绘了在下述编程操作期间数据锁存器中的值，所述编程操作中，将来自“A”状态的位组合重用于“B”状态以与用于指示快速编程模式还是慢速编程模式有效的单个锁存器组合来提供对慢速编程模式中的最多达两个编程脉冲的计数。
[0030]图14B描绘了在下述编程操作期间数据锁存器中的值，所述编程操作中，将来自“A”状态的位组合重用于“C”状态以与用于指示快速编程模式还是慢速编程模式有效的单个锁存器组合来提供对慢速编程模式中的最多达两个编程脉冲的计数。
[0031]图15A描绘了在下述编程操作期间在针对状态E、A和B的数据锁存器中的值，所述编程操作中，使用两个锁存器来提供对慢速编程模式中的最多达三个编程脉冲的计数。
[0032]图15B描绘了图15A的表的延续，其示出了针对状态C的数据锁存器中的值。
[0033]图15C描绘了在下述编程操作期间数据锁存器中的值，所述编程操作中，将来自“A”状态的位组合重用于“B”状态以与也用于提供计数的两个锁存器组合来提供对慢速编程模式中的最多达四个编程脉冲的计数。针对C状态的锁存器值为如图15B中所描绘的那样。
[0034]图16A至图16D描绘了在下述编程操作期间针对状态Er和状态A至状态G的数据锁存器中的值，所述编程操作中，使用两个锁存器来提供对慢速编程模式中的最多达三个编程脉冲的计数。
[0035]图17描绘了在下述编程操作期间的数据锁存器中的值，所述编程操作中，将来自“A”状态的位组合重用于“B”状态来提供对慢速编程模式中的一个编程脉冲的计数。
[0036]图18A描绘了用于提供图3A的感测模块SMO的示例电路。
[0037]图18B描绘了在编程验证迭代的编程部分期间与图18A的电路相关的电压。
[0038]图18C描绘了在图18B的编程部分的不同阶段期间图18A的FLG节点和SEN节点的值。
【具体实施方式】
[0039]为了准确编程提供了一种方法和非易失性存储系统。
[0040]在编程操作期间，在针对不同数据状态减少编程时间与实现窄的阈值电压(Vth)分布之间存在折衷。通过使用较大的编程脉冲步长可以增大编程速度。然而，这导致超过验证电平的大过冲，引起宽Vth分布。另一方面，如果使用较小的编程脉冲步长，则实现窄Vth分布，代价是增加编程时间。另一方法是针对每个目标数据状态以两个分开的验证电平来验证存储元件。在存储元件的Vth达到其目标数据状态的低验证电平(VL)之前，将存储元件的位线电压(Vbl)设定为低电平诸如OV以使得存储元件具有相对快的编程速度。当存储元件的Vth超过低验证电平时，将存储元件的Vbl设定为中间电平以使得存储元件具有相对慢的编程速度。当存储元件的Vth超过其目标数据状态的高验证电平(VH)时，将存储元件的Vbl设定为高电平以阻止(锁定)对存储元件进行编程。
[0041]此外，在Vbl = OV的情况下，存储元件的Vth随着每个编程脉冲增大大致等于编程脉冲的步长的量。在中间Vbl的情况下，存储元件的Vth随着每个编程脉冲增大小于编程脉冲的步长的量。可以将针对每个状态在低验证电平与高验证电平之间的距离硅上最优化并且将该距离设定为Vth分布最窄的点。
[0042]然而，如果低验证电平与高验证电平之间的间隔太大，则存储元件的Vth增加量将转回稳定状态值(例如，与编程脉冲步长相同)并且由此未实现慢速编程模式。另一方面，如果低验证电平与高验证电平之间的间隔太小，则许多存储元件的Vth可以在一个编程脉冲期间跳过该间隔并且由此未降低其编程速度。通常，最优间隔是编程脉冲步长的函数。较大编程脉冲步长往往使最优间隔增大，这是因为Vth随着每个编程脉冲进行更大跳跃，并且由此需要更大间隔来确保Vth不会仅随着一个编程脉冲来跳过间隔以及超过高验证电平。
[0043]此外，随着存储设备缩小，编程噪声变得更糟；其中编程噪声被定义为存储元件的编程速度与(例如，与编程脉冲步长相同的)标称Vth跳跃的偏差。在特定编程脉冲处，SP使多数存储元件的Vth跳跃大致等于编程脉冲步长的量，仍存在Vth跳跃更大的许多存储元件。因此，最优间隔对于不同存储元件并不相同并且难以针对存储元件的集合最优化。
[0044]为了克服这些问题，提供了下述编程技术，所述编程技术确保每个存储元件在其Vth处于其目标数据状态的低验证电平与高验证电平之间时经历均匀慢速编程速度。可以保持对慢速编程模式中施加至存储元件的编程脉冲的计数，并且基于该计数将存储元件的Vbl调节为一个或更多个中间电平。中间电平中的每个中间电平在不阻止(停止)编程的情况下使编程放慢。在一种方法中，Vbl随着被计数的每个连续的编程脉冲而阶跃式升高。其他方法也可以。可以基于存储元件的编程进度来针对每个存储元件独立地设定Vbl。从而，针对每个存储元件将编程最优化。因此，针对存储元件的集合获得了较紧密的Vth分布。
[0045]编程技术的变型包括:使用基于计数的固定Vbl步长、使用基于计数的变化Vbl步长、使用基于计数的取决于数据状态的Vbl步长、以及针对被计数的一个或更多个编程脉冲不使Vbl阶跃式升高的选择。
[0046]与每个位线关联的数据锁存器可以用于保持对编程脉冲的计数。在一种方法中，与每个位线关联的数据锁存器在存储元件的Vth第一次超过低验证电平之后保持使得能够对最多达三个编程脉冲进行计数的两位或更多位数据。
[0047]接下来论述可以使用的示例存储系统。通常，可以使用任何类型的非易失性存储器。具有NAND串的存储器仅为示例。图1是使用单行/列解码器和读/写电路的非易失性存储系统的框图。该图示出了根据一个实施方式的具有用于对一页存储元件并行地读取和编程的读/写电路的存储设备190。存储设备190可以包括一个或更多个存储器管芯198。存储器管芯198包括存储元件的二维存储器阵列155、控制电路110以及读/写电路165。
[0048]在一些实施方式中，存储元件的阵列可以是三维的。存储器阵列155通过字线经由行解码器130以及通过位线经由列解码器160可寻址。读/写电路165包括多个感测块100并且使得能够对一页存储元件并行地读取或编程。通常，控制器150与一个或更多个存储器管芯198包括在同一存储设备190 (例如，可移除存储卡)中。命令和数据经由总线120在主机与控制器150之间以及经由线路118在控制器与一个或更多个存储器管芯198之间传输。
[0049]控制电路110与读/写电路165配合以对存储器阵列155执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对存储操作的芯片级控制。片上地址解码器114提供由主机或存储控制器使用的地址与由解码器130和160使用的硬件地址之间的地址接口。电力控制模块116控制在存储操作期间被供应至字线和位线的电力和电压。如以下进一步论述，存储器113可以存储用于由状态机使用的原始写入数据、经修改的写入数据以及状态位。
[0050]在一些实现方式中，可以将图1的部件中的一些部件进行组合。在各种设计中，可以将除存储器阵列155以外的部件中的一个或更多个部件(单独地或组合地)视作管理或控制电路。例如，一个或更多个控制电路可以包括下述中的任一项或其组合:控制电路110、状态机112、解码器114/160、电力控制模块116、感测块100 (包括图3A中的处理器192和管理电路MC0)、读/写电路165、控制器150等。结合图3A进一步论述感测块100。
[0051]在另一实施方式中，非易失性存储系统使用双行/列解码器以及读/写电路。各个外围电路访问存储器阵列155的相对侧，以使得每侧的访问线路和电路的密度降低一半。从而，将行解码器分成两个行解码器，将列解码器分成两个列解码器。类似地，将读/写电路分成从阵列155的底部连接至位线的读/写电路以及从阵列155的顶部连接至位线的读/写电路。以这种方式，将读/写模块的密度基本降低一半。
[0052]图2A描绘了在图1的存储器阵列155中的NAND闪存存储器单元的块以及关联的感测块SBO、SBl和SB2。存储器阵列可以包括许多块。示例块200包括多个NAND串NSO至NSll以及块之间共享的相应的位线例如BLO至BL11。每个NAND串在一端处连接至漏极选择栅极(SGD)，并且漏极选择栅极的控制栅极经由公共SGD线连接。每个NAND串在其另一端处连接至源极选择栅极，源极选择栅极又连接至公共源极线220。例如，NSO包括源极侧选择栅极晶体管206和漏极侧选择栅极晶体管208。示例存储元件230、240、250、260和270分别位于NSO至NS4中并且连接至WL3。例如，WL3可以是被选中用于编程的选中的字线，示例存储元件可以是被选中用于编程的选中的存储元件。连接至WL3的其他存储元件也可以是选中的存储元件。64条字线例如WLO至WL63在源极侧选择栅极与漏极侧选择栅极之间延伸。
[0053]在一种方法中，针对一组NAND串诸如四个NAND串提供一个感测块。例如，SBO与BLO至BL3关联，SBl与BL4至BL7关联，以及SB2与BL8至BLll关联。每个感测块包括存储器控制器，例如分别位于SBO、SBl和SB2中的MCO、MCl和MC2。每个感测块还包括用于每个NAND串的感测模块。分别在SBO、SBl和SB2