低功耗读取存储器的方法
【技术领域】
[0001 ] 本发明涉及一种低功耗读取存储器的方法，尤其是读取MTP、OTP、embeddedEEPROM 或 embedded flash 的方法。
【背景技术】
[0002]现在的很多芯片，特别是SoC芯片里有多种时钟，其中有高速的时钟，也有低速的时钟。在高速的时候(如 24MHz，12MHz)，读取 MTP、OTP、embedded EEPROM 或 embeddedflash时读取数据的速度要求比较高。但在低速的时候，整体的功耗要求很高，需要在很低的功耗下读取。通常，系统需要25MHz的高速时钟来读取数据，32kHz的低速时钟来读取数据。在 32kHz 工作时的 MTP、OTP、embedded EEPROM、embedded flash 的功耗一般在 2uA 上下。
[0003]对于OTP、MTP、embedded EEPROM、embedded flash 的读取线路的设计中，要对时钟进行设计。因为，系统的时钟是占空比(duty cycle)50%的脉冲波，也就是说只有50%的时间是高电平，如图1所示。高电平的时候，做读取时间(sensing time)，低电平的时候，就把读取信号这边的线路关掉了，位线(bit line)，字线(word line)做一些存储单元预充电(pre-charge)的动作，为下一次读或下一个动作做好前续的动作，也可以说是变成了等待状态。比如32kHz的时候，就是每个周期只有16us的时间在读，所以这个系统时钟不能用做MTP、0TP ^embedded EEPROM或embedded flash的读取时钟信号，功耗太大。因此可以考虑用一个特殊时钟作为读取存储器的时钟信号。
【发明内容】
[0004]本发明的目的是克服现有技术中存在的不足，提供一种低功耗读取存储器的方法，产生一个特殊时钟用来作为控制存储器读操作的时钟信号。
[0005]按照本发明提供的技术方案，所述低功耗读取存储器的方法是:将原始的占空比为50%的时钟信号CLK转变为周期相同且上升沿一致的小脉冲信号CLK_newl，将所述小脉冲信号CLK_newl经过延时单元延时后与CLK_newl自身进行“或”运算，得到一个脉冲宽度大于CLK_newl的新时钟CLK_new2，CLK_new2再经过延时单元延时后与CLK_new2自身进行“或”运算，得到一个脉冲宽度大于CLK_new2的新时钟CLK_new3，如此重复以增加脉冲宽度，直到得到脉冲宽度达到设定值的时钟CLK_final，用时钟CLK_final作为读取存储器的时钟信号。
[0006]具体的，所述将时钟信号CLK转变为小脉冲信号CLK_newl的方法是:将CLK经过延时单元延时后再经过非门反向，所得信号与CLK进行“与”运算。
[0007]延时单元将信号延时不超过设计要求的信号最小周期。一般延时3?5纳秒即可。
[0008]具体的，所述延时单元包括偶数个子单元的串联，每个子单元包括第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管，第一 PMOS管源极接电源电压，第一 PMOS管漏极和第二 PMOS管源极相连，第二 PMOS管漏极和第一 NMOS管漏极相连并通过一个电容接地之后为输出端，第二 PMOS管栅极和第一 NMOS管栅极相连为输入端，第一 NMOS管源极与第二NMOS管漏极相连，第一 PMOS管栅极接第一基准电压Vbp，第二 NMOS管栅极接第二基准电压Vbn0第一基准电压Vbp与电源电压之差为恒定，使得第一 PMOS管源极到漏极电流为恒定电流，第二基准电压Vbn为恒定，使得第二 NMOS管漏极到源极电流为恒定电流。
[0009]利用CMOS带隙基准线路里产生的恒定电流来产生第一基准电压Vbp与电源电压之间的恒定电压差，以及恒定的第二基准电压Vbn。
[0010]本发明的优点是:用于低功耗读取存储器，特别在慢速(比如32kHz)读取存储器时，功耗可以是原来的几百分之一，跟等待(standby)状态的功耗差不多。
【附图说明】
[0011]图1是系统时钟信号图。
[0012]图2是从系统时钟产生特殊时钟信号的线路逻辑图。
[0013]图3是从系统时钟产生特殊时钟信号的转变过程示意图。
[0014]图4是延时单元示意图。
[0015]图5是用带隙基准产生Vbp和Vbn的一种电路结构。
【具体实施方式】
[0016]下面结合附图和实施例对本发明作进一步说明。
[0017]如图2，3所示，占空比50%的时钟信号CLK依次经过延时单元延时(延时不超过设计要求的信号最小周期)和非门反向，再与原始时钟信号CLK进行“与”运算，得到小脉冲信号CLK_newl，CLK_newl经过延时单元延时后(延时不超过CLK_newl自身的脉冲宽度)与CLK_newl进行“或”运算，得到一个脉冲宽度大于CLK_newl的新时钟CLK_new2，CLK_new2经过延时单元延时后与CLK_new2进行“或”运算，得到一个脉冲宽度大于CLK_new2的新时钟CLK_new3，如此重复以增加脉冲宽度，直到得到脉冲宽度达到设定值的时钟CLK_final。脉冲宽度的设定值是根据系统的设计要求而定的。主要是考虑SoC里面的0ΤΡ，MTP, embedded EEPROM或embedded flash能安稳的完成读取的时间，不能小于这个时间，不然读取的数据会不正确。
[0018]所述CLK，CLK_newl，CLK_new2，CLK_new3，…，CLK_final 信号的周期相同，上升沿都是一致的。用最后得到的CLK_final作为读取存储器的时钟信号。
[0019]当在高速的时钟下读取时，一般来讲功耗不是什么问题。但低速的时候，对功耗的要求很高。如以32kHz的时钟读的时候，用本发明产生的特殊的时钟CLK_final (比如脉冲宽度100纳秒)在整个周期里只有100纳秒是高电平，其余的31微秒都是低电平。因低电平的时候，没有在读取数据，是没有功耗的，当只有在高电平的时候有功耗的产生。也就是说，新的时钟CLK_final —个周期只有100纳秒里有功耗消耗，其余的绝大部分时间是低电平，是没有功耗产生的。这样平均到整个时钟周期，功耗是很低的，跟等待(standby)状态差别不大了。
[0020]如图2是从CLK产生特殊时钟信号CLK_final的线路逻辑图。CLK信号首先经过延时单元delay延时几个