Sram存储单元、sram电路及其读写方法
【技术领域】
[0001] 本发明涉及SRAM电路领域，特别是涉及到一种避免半选中状态影响的SRAM存储 单元、SRAM电路及其读写方法。
【背景技术】
[0002] 静态随机存储器（StaticRandomAccessMemory，SRAM)作为存储器芯片中的一 员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品 (智能卡、数码相机、多媒体播放器）等领域。随着移动电子产品的发展，对芯片功耗与稳定 性提出了更高的要求。作为芯片中的重要组成部分之一，SRAM的低功耗设计方法和低功耗 的单元结构将有利于提高电子产品的使用时间，提升产品的用户体验。
[0003] 参照图1所示，图1为现有技术中一种SRAM存储单元的电路结构图，该SRAM存储 单元为6TCELL结构即包含六个MOS晶体管，所述6TCELL结构具有对称性，由6个MOS晶 体管组成，具体包括：第一PMOS晶体管PUl、第二PMOS晶体管PU2、第一NMOS晶体管HH、第 二NMOS晶体管TO2、第三NMOS晶体管PGl、第四NMOS晶体管PG2。第一PMOS晶体管PUl和 第一NMOS晶体管PDl构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成 第二反相器，所述第一反相器与第二反相器交叉耦接，即第一反相器的输入端与第二反相 器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该 锁存电路用于锁存数据逻辑值。其中，第一PMOS晶体管PUl和第二PMOS晶体管PU2作为 上拉晶体管，第一NMOS晶体管PDl和第二NMOS晶体管PD2作为下拉MOS晶体管，第三NMOS 晶体管PGl和第四NMOS晶体管PG2作为传输MOS晶体管。它们在对SRAM存储器进行读/ 写操作时起到将所述存储单元与位线BLl或BL1_N连接或断开的作用。
[0004] 传统的SRAM在布局上采用规整的阵列结构（即m行Xn列），如图2所示。行选 择信号为字线（word-line)控制，列选择信号为位线（bitline)控制。被行选择和列选择 信号同时选中的单元为选中（full-selected)单元，S卩需要进行读或写操作的单元，如图2 所示的单元A0(CellA0)。但是由于行选择控制一行单元，所以单元Al(CellAl)的字线也 处于开启状态。通常将单元Al的这种状态称为"行半选中"（Rowhalf-selected)，类似的 单元BO(CellB0)称为"列半选中"（Columnhalf-selected)。其中"行半选中"的漏电较 为严重，因为无论读与写操作只要行选择信号WLO开启，位线BLl或BL1_N就会有漏电。半 选中状态下的电荷损失，最终通过位线功耗的形式表现出来，所以也可以用位线动态功耗 的公式表示，一根处于行半选中状态下的位线漏电功耗为：
[0006] 其中，Cbltline是一根位线的寄生电容；Vswing是位线的电压摆幅，f是SRAM的工作频 率。处于行半选中状态下的位线数目较多。位线电压的下降幅度取决于字线的开启时间， 功耗大致相当于一次读操作的功耗。
[0007] 为解决上述问题，出现了一种数据感知型SRAM电路，如图3所示，SRAM存储单元中 通过增加写入数据处理后的两条写入选通信号WWL和WWLB，控制2个传输MOS晶体管的栅 极，控制共线VGND与内部节点的导通，行选择信号WL控制NMOS晶体管的栅极，从而控制位 线BitLine与地线连通来解决半选问题。MOS晶体管Ms.Shared-行共用一个，并不是每 个单元都有。该数据感知型SRAM电路在写操作下阵列的示意图，如图4所示。左上方的单 元是被选中的单元，左下方的单元处于半选中状态，当WWL= 1时，由于左下部的单元中WL =〇,所以VGND信号处于浮空虚地状态（Floatingvirtualground)，不会使得内部节点与 地信号连通，不会有半选中状态对内部储存节点的干扰。通过隔离存储节点和位线，增大噪 声容限。因此在过程中节点存储的数据不会受到影响，从而改善了传统的6TCELL结构噪 声容限低的问题。
[0008] 然而，经本申请发明人发现，在实际应用中，上述电路忽略了芯片寄生电容对电路 的影响，存在非常大的隐患。半选单元的稳定性下降，存储节点易发生反转而破坏本来的存 储信息。如图5所示，MOS晶体管Nl是一行共用一个，所以节点VGND连接很多基本单元， 每一个基本单元都有其寄生电容。所以节点VGND总的寄生电容非常大。这样，在醫L=I 时，MOS晶体管N3开启，内部第一节点A与节点VGND连通，虽然由于第一MOS晶体管Nl关 闭，节点VGND处于浮空状态。但是节点VGND上的寄生电容很大，而第一节点A寄生的电容 非常小。第一节点A与节点VGND连通时，如果第一节点A原本存有逻辑"1"，而节点VGND 刚刚被放电至"0"。那么第一节点A的电荷将被共享至节点VGND，共享后节点的达到平衡 的电压将达到，因为节点VGND的电容远大于节点A的电容，所以平衡后节点的最终电压将 会接近"0"，非常有可能改写内部第一节点A存储的逻辑值" 1"，致使SRAM中半选中的单元 存储的数据被改写，而发生错误。
[0009] 其次，上述结构没有解决读半选中状态下读位线漏电的问题。如图6所示，读操作 时，左上方的单元是被选中的单元，BL_0是被选中的位线，未被选中的单元在右上方。但是 WL= 1，M0S晶体管N5和NO开启，如果内部第一节点A储存的数据为逻辑"1"，那么MOS晶 体管M也将开启。这使得MOS晶体管N0、N4、N5构成通路，将位线BL_1的电荷泄放掉。由 于WL-次选中一行，这一行单元中，只要内部第一节点A储存的数据是" 1"，则都将对位线 BL_X(X= 1,2……，N-1)放电，由于一行连接的单元数目众多，所以功耗损失很大。
[0010] 因此为避免现有数据感知型SRAM电路的缺点，并解决读半选中状态的漏电损失 问题，需要使存储单元更稳定和低功耗的结构与技术。
【发明内容】
[0011] 本发明的目的在于提供一种新的SRAM电路结构，以避免现有的SRAM结构在半选 状态中的功耗损失，并减少寄生电容对SRAM存储单元稳定性的影响，同时提高读写性能。
[0012] 为解决上述技术问题，本发明提供一种SRAM存储单元，包括：参与写操作的第一 MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第五MOS晶体管、第六MOS 晶体管、第七MOS晶体管以及参与读操作第八MOS晶体管、第九MOS晶体管、第十MOS晶体 管；第一MOS晶体管的栅极连接第二节点，源极和漏极分别接地和连接第一节点；第二MOS 晶体管的栅极连接第一节点，源极和漏极分别接地和连接第二节点；第三MOS晶体管的栅 极连接第一控制信号，源极和漏极分别连接第三节点和第一节点；第四MOS晶体管的栅极 连接第二控制信号，源极和漏极分别连接第三节点和第二节点；第五MOS晶体管的栅极连 接第二节点，源极和漏极分别连接电源电压和第一节点；第六MOS晶体管的栅极连接第一 节点，源极和漏极分别连接电源电压和第二节点；第七MOS晶体管的栅极连接字线，源极和 漏极分别接地和连接第三节点；第八MOS晶体管的栅极连接第二节点，源极和漏极分别接 地和连接第四节点；第九MOS晶体管的栅极连接列选择信号，源极和漏极分别连接第四节 点和第五节点；第十MOS晶体管的栅极连接字线，源极和漏极分别连接第五节点和子位线。
[0013] 可选的，在所述的SRAM存储单元中，所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第十MOS 晶体管均为NMOS晶体管；所述第五MOS晶体管、第六MOS晶体管均为PMOS晶体管。
[0014] 本发明还提供一种SRAM电路，包括：以多行和多列布置的多个SRAM存储单元、多 条字线和多条位线、全局位线、多个与非门以及多个下拉晶体管