al-RBL的过程中，将每两根子位线编为一组，每 组中的两根子位线如图8中的Sub-RBLJ)和Sub-RBL_1连接一个与非门NAND2_0的两个 输入端，再由与非门NAND2_0的输出去驱动一个下拉晶体管PD_0的栅极，这个下拉晶体管 PD_0的源极接地、漏极连接全局位线Global-RBL。其中，所述下拉晶体管例如PD_0是NMOS 晶体管。
[0042] 作为一个优选实施例，两根子位线Sub-RBLJ)和Sub-RBL_1、全局位线Global-RBL 分别通过一个上拉晶体管与电源电压VDD相连，所述上拉晶体管的栅极由预充电信号PRE 控制。
[0043] 在本实施例中，SRAM存储单元阵列为消除半选中影响的单边位线层次化结构，如 图8所示，其中的每个SRAM存储单元的第九MOS晶体管N9受控于所述SRAM单元的列选择 控制列选择信号RCS，所述第十MOS晶体管NlO受控于所述SRAM存储单元的行选择控制信 号WL，在列控制列选择信号RCS和行线选择信号WL同时有效时所述第四节点D才与子位线 连通。
[0044] 具体如图8所示，写操作时，参与写操作的MOS晶体管为N1、N2、N3、N4、P5、P6、N7。 写操作时，要写入的数据通过处理将一列共用的第一控制信号醫LA或第二控制信号醫LB 其中之一开启。选中行共用字线信号WL开启。此时虽然第十MOS晶体管NlO开启，但是由 于第九MOS晶体管N9关闭，所以不会对单元或位线产生影响。只有当两个信号同时选中一 个单元时，单元内部的第一节点A或B，才能通过第七MOS晶体管N7接地，即将"0"写入相 应的节点。半选中状态为：WWLA、WffLB其中之一开启，或者WL开启，无论哪种情况，都不会 有内部第一节点A、B对外的通路，第三节点C的寄生电容比较小，所以半选中状态不会影响 单元内部节点存储的数据，也不会造成漏电的损失。
[0045] 继续参考图8所示，读操作时，参与操作的MOS晶体管为呢、_、附0。读操作时，读 出列选择信号RCS开启，RCS信号是一列共用的。选中行共用的行选择信号WL开启。只有 当两个信号同时选中一个单元时，内部第二节点B的电压才会反应到子位线Sub-RBLJ)上。 具体为：如果第二节点B的电压为"1"，第八MOS晶体管N8开启，第八MOS晶体管N8、第九 MOS晶体管N9、第十MOS晶体管NlO形成子位线Sub-RBLJ)到地的通路将子位线Sub-RBLJ) 的电压拉低；如果第二节点B的电压为"0"，第八MOS晶体管N8关闭，不会形成通路，子位 线Sub-RBLJ)的电压将保持预充的高电平"1"。
[0046] 子位线到全局位线的设计中，为了尽可能减少全局位线上连接的MOS晶体管数 目，从而减少寄生电容。本发明将每两根子位线分为一组，比如Sub-RBLJ)和Sub-RBL_1分 为一组，接在NAND2_0的两个输入端，NAND2_0的输出接在下拉MOS晶体管PD_0的栅极。 这样子位线信号的变化将反应为全局位线Global-RBL电压的变化。如果子位线有一根为 "0"，全局位线就为"0" ；如果子位线没有变化都为" 1"，全局位线就为" 1"。本发明在读操 作时，半选中状态为位线信号WL开启，或读出列选择信号RCS开启，无论哪种情况，都不会 有单元内部第一节点A、B对外的通路，也不会造成对子位线或全局位线的放电，所以半选 中状态不会影响单元内部节点存储的数据，也不会造成漏电的损失。
[0047] 保持状态下，字线WL、第一控制信号WffLA和第二控制信号WWLB、列选择信号RCS 都为" 0 "，单元将保持内部存储的节点电压值，也没有额外的漏电。
[0048] 本实施例还提供了一种SRAM电路读写方法，适用于上述SRAM存储单元，下面结合 图8详细介绍该SRAM电路的读操作和写操作过程。
[0049] 写操作采用新型数据感知技术，如图8所示。要写入的数据经过处理后得到WffLA 和WffLB两个控制信号，控制第三MOS晶体管N3和第四MOS晶体管M的栅极，从而控制第 三节点C和内部第一节点A或第二节点B的连通。字线WL控制第七MOS晶体管N7的栅极， 从而控制地和第三节点C的连通。只有当WL信号和WffLA或WffLB中的一个同时为"1"时， 地信号"0"才能写入到基本单元中去。字线WL控制的第七MOS晶体管N7在每个单元内部 中，不与其他单元共享。字线WL同时连接第七MOS晶体管N7和第十MOS晶体管NlO，但是写 操作时第九MOS晶体管N9关闭，所以不会对单元或者位线造成影响。WffLA和WffLB两个控 制信号在写入操作时，只有两种状态。即WWLA为"1"、WffLB"0";或WffLA为"0"、WffLB"1"。 这两种状态取决于要写入的数据，本发明定义当要向基本单元中写入逻辑"1"时，WWLA为 "0"、醫LB"1";当要向基本单元中写入逻辑"0"时，醫LA为"1"、醫LB"0"。在读操作和保 持状态下，WWLA和WffLB两个控制信号都为"0"。不会允许出现WffLA和WffLB两个控制信号 都为"1"的情况。
[0050] 读操作采用消除半选中影响的单边位线层次化技术，如图8所示。单元中数据读 出支路由第八MOS晶体管N8、第九MOS晶体管N9、第十MOS晶体管NlO构成。第九MOS晶 体管N9的栅极连接读出列选择信号RCS，第十MOS晶体管NlO的栅极连接字线信号WL。其 中读出列选择信号RCS为一列单元共用，字线信号WL为一行单元共用。由于第九MOS晶体 管N9、第十MOS晶体管NlO串联，所以只有当列选择信号RCS和字线信号WL同时选中才会 发生读操作。在读半选中状态下，列选择信号RCS和字线信号WL只有一个开启，另一个关 闭，所以读出支路不会导通，即读半选中状态下的单元不会受到干扰，也不会有位线漏电。
[0051] 在阵列中，位线分为两个层次，子位线和全局位线。用一根子位线连接少数的基本 单元（比如8个或16个等等），再由子位线驱动一根全局位线。在子位线驱动全局位线的 过程中，将每两根子位线编为一组，每组中的两根子位线Sub-RBLJ)和Sub-RBLJ)连接一个 与非门NAND2_0的两个输入端，再由与非门的输出去驱动一个下拉晶体管PD_0的栅极，这 个下拉晶体管PD_0的源极接地、漏极连接全局位线。这样的层次化设计可以将连接全局位 线的NM0SM0S晶体管的数量减半，进而减少全局位线的寄生电容，从而降低每次读操作的 位线充放电功耗。
[0052] 为了更清楚的描述本发明，下面结合图8说明本实施例的工作过程。
[0053] 现假设将要向SRAM存储单元中写入数据"0"，之后再将其读出。
[0054] 1)要写入的数据为"0"，则WffLA为"1"，WffLB为"0"。被选中的那一行WL为"1"。 SRAM存储单元中MOS晶体管N3、N7开启，M关闭（N10也开启，但是由于N9关闭，不会对电 路造成影响），所以单元内部第一节点A通过MOS晶体管N3、N7连接到地。数据"0"被写 入到单元中。写操作完成。
[0055] 2)无论写操作还是读操作完成后，SRAM都要进入预充电状态。预充信号PRE为 "〇"，所有的子位线和全局位线都预充电到电源电压VDD。
[0056] 3)要读出单元中的数据，如图8所示。读出列选择信号RCS为" 1"，字线WL为" 1"。 单元中第九MOS晶体管N9、NlO开启，（N7也开启，但是由于N3和M都关闭，不会对电路造 成影响），单元内部储存的数据为"0"，即第一节点A为"0"、第二节点B为"1"。所以MOS 晶体管N8开启，子位线Sub-RBL_0,通过N10、N9、N8被放电到"0"。由于没有被选中子位 线Sub-RBL_1保持"1"，所以与非门NAND2_0的输出为"1"，导致下拉晶体管PD_0开启，所 以全局位线Global-RBL为"0"。单元中的数据"0"被读出。读操作完成。
[0057] 由上可知，本发明一种避免半选中状态漏电及对单元影响的SRAM电路及其读写 方法，具