一种多信号跨板级时钟域的处理方法
【技术领域】
[0001]本发明涉及跨板级时钟域的技术改进，特别涉及一种多信号跨板级时钟域的处理方法。
【背景技术】
[0002]在现代电子设计中，只有最初级的逻辑电路采用单一的时钟，而大多数与数据传输相关的设计都面临一个挑战，即跨越多个时钟域的数据传输。信号从一个时钟域传输到另一个时钟域，对于新的时钟域来说该信号为异步信号，要把异步信号同步到新时钟域后才能对同步后的信号做后续处理。在测试电路中，时钟发射域与时钟接收域通常采用排线连接。这种跨时钟域称为跨板级时钟域。
[0003]信号在传输过程中需要延迟，而延迟的大小与连线的长短，器件工艺，工作电压，温度等有关。当多路信号发生变化的瞬间，并不是同时发生的，往往会出现一些不正确的尖峰信号，这些尖峰信号就是毛刺。而采用排线连接无疑会增加毛刺出现的概率。在FPGA设计中，时钟端口对毛刺信号十分敏感，任何一点毛刺都导致系统出错。因此，在对信号进行同步之前，要对毛刺进行处理。
[0004]通常消除毛刺的影响会利用D触发器的D输入端对毛刺不敏感的特性，只有毛刺出现在时钟的上升沿，并且满足数据的建立和保持时间，毛刺才会对后续系统造成危害。利用这个特性，应该在系统中尽量采用同步系统，因为同步系统中，信号的变化都发生在时钟沿，只要毛刺不出现在时钟沿，并且满足数据的建立和保持时间，就不会对系统造成危害。但这种方式有局限性，只能寄希望与毛刺不出现在时钟沿，或不满足数据的建立和保证时间。虽然这种限制会消除大部分的毛刺影响，但不排除会出现满足条件的毛刺，从而对系统造成影响。
[0005]针对上述问题，提供一种新型的处理方法，在完成异步信号的同步化的同时消除跨时钟域时毛刺产生的影响。
【发明内容】
[0006]本发明所要解决的技术问题是，提供一种多信号跨板级时钟域的处理方法，在完成异步信号的同步化的同时消除跨时钟域时毛刺产生的影响。
[0007]为达到上述目的，本发明的技术方案是，一种多信号跨板级时钟域的处理方法，其特征在于:所述的处理方法包括为发射域TX与接收域RX之间设有存储器，发射域TX在clktx时钟下把数据写入存储器，接收域RX在clkrx时钟下从存储器中读出数据；接收域RX连接毛刺处理模块，毛刺处理模块检测时钟高电平，只有高电平达到一定的长度，认为是有效时钟，输出一定宽度的高电平信号，否则认为是毛刺，电平拉低。
[0008]所述的接收域RX从存储器中接收到ClkTX和Data[n:0]后，首先对clktx_r进行去毛刺处理，处理后的时钟为clktx_p，利用clktx_p把数据din送入双口 RAM，再用本地产生的时钟clkrx读出，得到发射域TX的数据Data[n:0]同步到RX接收域后的数据。
[0009]—种多信号跨板级时钟域的处理方法，由于采用上述的方法，本发明完成异步信号的同步化的同时消除跨时钟域时毛刺产生的影响，无需增加过多的生产成本，简单方便。
【附图说明】
[0010]下面结合附图和【具体实施方式】对本发明作进一步详细的说明；
[0011]图1为本发明一种多信号跨板级时钟域的处理方法中两个FPGA板级跨时钟域示意图；
[0012]图2为本发明一种多信号跨板级时钟域的处理方法中未经过同步处理的时钟信号;
[0013]图3为本发明一种多信号跨板级时钟域的处理方法中经过同步处理的时钟信号；
[0014]图4为本发明一种多信号跨板级时钟域的处理方法中存储器的连接示意图；
[0015]图5为本发明一种多信号跨板级时钟域的处理方法中未经过去毛刺处理的时钟信号;
[0016]图6为本发明一种多信号跨板级时钟域的处理方法中经过去毛刺处理的时钟信号;
[0017]图7为本发明一种多信号跨板级时钟域的处理方法中毛刺处理模块的连接示意图。
【具体实施方式】
[0018]本发明针对通用的消除毛刺影响的方法的缺点与不足，提供一种比传统方法适用范围更广，限制更加严格的消除毛刺影响的方法。本发明适用于在不超过100MHZ的FPGA设计中消除毛刺的影响。
[0019]图1中TX为发射域，时钟基准为ClkTX，RX为接收域，时钟基准为ClkRX。发射域中的ClkTX与Data[n:0]通过排线发送给接收域。接收域对数据进行处理之前要保证接收到的数据是正确数据。在FPGA中通常在时钟的上升沿或下降沿发送接收数据。假设发送域时钟为clktx,接收域时钟为clkrx。Clktx与clkrx不可能是完全相同的时钟，在接收端接收数据时，数据在clkrx的上升沿或下降沿写入，但该数据发送时是在clktx的上升沿或下降沿发送的，如果不做任何处理则在接收端clkrx采样得到的数据与发送端发送的数据是不完全相同的，如图2所示，在TX端，发送数据din:D0，Dl，D2，D3，D4，在RX端只接收到数据dout:D0，Dl, D3，D4, dout与din不一致。所以在接收端接收数据时要做处理，这个处理叫做异步信号的同步化。就是把本来同步在时钟clktx下的数据din同步到时钟clkrx下变成dout，如图3所示。这个过程可借助存储器来实现，在clktx时钟下把数据写入存储器，在clkrx时钟下从存储器中读出数据。如图4所示，din在时钟clktx_p下写入存储器，dout在时钟clkrx下从存储器中读出。
[0020]如果时钟在排线传输过程中产生毛刺，如果该时钟不做处理直接作为存储器的输入时钟clktx，如图5所示，则相当于Dl数据写入存储器2次。
[0021]处理毛刺的方法，检测时钟高电平，只有高电平达到一定的长度，认为是有效时钟，输出一定宽度的高电平信号，否则认为是毛刺，电平拉低。如图6所示。
[0022]在接收域接收到ClkTX和Data [η: O]后，首先对clktx_r进行去毛刺处理，处理后的时钟为clktx_p，利用clktx_p把数据din送入双口 RAM，再用本地产生的时钟clkrx读出，读出的数据dout就是TX发射域的数据Data[n:0]同步到RX接收域后的数据，其具体实现框图如图7所示。
[0023]设clk_tx_r频率为5MHz，占空比为50%，则在RX端利用高倍频率时钟clkRx_h(50MHz)对clk_tx_r高电平进行采样计数，低电平计数清零。只有计数等于4时，输出一个时钟的高电平信号，其它情况输出低电平信号。输出的电平信号作为新的时钟(clktx_P)。毛刺滤除，有效时钟保留下来。双口 ram可以直接利用FPGA内部的IP核生成。
[0024]上面结合附图对本发明进行了示例性描述，显然本发明具体实现并不受上述方式的限制，只要采用了本发明技术方案进行的各种改进，或未经改进直接应用于其它场合的，均在本发明的保护范围之内。
【主权项】
1.一种多信号跨板级时钟域的处理方法，其特征在于:所述的处理方法包括为发射域TX与接收域RX之间设有存储器，发射域TX在Clktx时钟下把数据写入存储器，接收域RX在clkrx时钟下从存储器中读出数据；接收域RX连接毛刺处理模块，毛刺处理模块检测时钟高电平，只有高电平达到一定的长度，认为是有效时钟，输出一定宽度的高电平信号，否则认为是毛刺，电平拉低。2.根据权利要求1所述的一种多信号跨板级时钟域的处理方法，其特征在于:所述的接收域RX从存储器中接收到ClkTX和Data[n:0]后，首先对clktx_r进行去毛刺处理，处理后的时钟为clktx_p，利用clktx_p把数据din送入双口 RAM，再用本地产生的时钟clkrx读出，得到发射域TX的数据Data[n:0]同步到RX接收域后的数据。
【专利摘要】本发明公开了一种多信号跨板级时钟域的处理方法，其特征在于：所述的处理方法包括为发射域TX与接收域RX之间设有存储器，发射域TX在clktx时钟下把数据写入存储器，接收域RX在clkrx时钟下从存储器中读出数据；接收域RX连接毛刺处理模块，毛刺处理模块检测时钟高电平，只有高电平达到一定的长度，认为是有效时钟，输出一定宽度的高电平信号，否则认为是毛刺，电平拉低。由于采用上述的方法，本发明完成异步信号的同步化的同时消除跨时钟域时毛刺产生的影响，无需增加过多的生产成本，简单方便。
【IPC分类】G11C7/22, G11C7/10
【公开号】CN105070311
【申请号】CN201510443179
【发明人】邴志光, 孙义军, 方小伟
【申请人】安徽华东光电技术研究所
【公开日】2015年11月18日
【申请日】2015年7月23日