数字域的时钟恢复生成装置制造方法
【专利摘要】本实用新型揭示一种数字域的时钟恢复生成装置，包括输入参考时钟采样单元、计数器单元、状态机单元及输出恢复时钟单元，其中输入参考时钟采样单元用高频校准时钟对输入参考时钟采样，并得到当前输入参考时钟的逻辑电平并输出至计数器单元，该计数单元在当前输入参考时钟的逻辑电平不变的情况下，利用高频校准时钟对当前输入参考时钟进行计数，而状态机单元对高频校准时钟进行计数，同时与根据输入参考时钟、高频校准时钟及预先设定的倍频系数确定的阀值进行比较，并输出控制命令至输出恢复时钟单元以输出恢复时钟。
【专利说明】数字域的时钟恢复生成装置
【技术领域】
[0001]本实用新型涉及一种数字域的恢复时钟生成装置。
【背景技术】
[0002]稳定的时钟是同步数字电路正常工作的前提条件，按照需要产生频率、相位符合要求的时钟，是时钟设计的目的之一。一般地，可以使用分频器从高频时钟得到低频时钟，为了从低频时钟得到高频时钟，通常是使用PLL等模拟电路。传统使用模拟电路处理时钟的方法具有功耗高、面积大等缺点，不但研发周期长，成本高，风险大，而且依赖于具体工艺库，难以移植。
实用新型内容
[0003]本实用新型提供一种数字域的时钟恢复生成装置，用以解决现有技术采用模拟电路处理时钟的方法而产生的功耗高、面积大、研发周期长、成本高、风险大、而且依赖于具体工艺库、难以移植的问题。
[0004]为解决上述技术问题，实施本实用新型的数字域的时钟恢复生成装置包括输入参考时钟采样单元、计数器单元、状态机单元及输出恢复时钟单元，其中输入参考时钟采样单元用高频校准时钟对输入参考时钟采样，并得到当前输入参考时钟的逻辑电平并输出至计数器单元，该计数单元在当前输入参考时钟的逻辑电平不变的情况下，利用高频校准时钟对当前输入参考时钟进行计数，而状态机单元对高频校准时钟进行计数，同时与根据输入参考时钟、高频校准时钟及预先设定的倍频系数确定的阀值进行比较，并输出控制命令至输出恢复时钟单元以输出恢复时钟。
[0005]依据上述主要特征，输入参考时钟采样单元接收输入参考时钟与高频校准时钟，其利用高频校准时钟对输入参考时钟进行采样，得到每个输入参考时钟周期对应高频时钟周期的个数，并传送给状态机单元与计数器单元。
[0006]依据上述主要特征，该输入参考时钟采样单元使用去毛刺电路或者其他电路消除亚稳态，得到当前输入参考时钟的逻辑电平，并将输入参考时钟当前的逻辑电平输出至计数器单元与状态机单元。
[0007]依据上述主要特征,计数器单元包括计数单元和判断单元,其中计数单元在当前输入参考时钟的逻辑电平不变的情况下，持续计数，从I到输入参考时钟采样单元确定的输入参考时钟周期对应高频时钟周期的个数进行计数，而判断单元根据计数单元的值输出计数器标志以控制状态机单元，在具体实施时，该计数器标志有大于、小于二种状态标志。
[0008]依据上述主要特征，状态机单元包括时序电路和组合电路，时序电路保存输入参考时钟单元输出的当前输入参考时钟的逻辑电平，而组合电路根据当前状态机单元的输出的控制命令、计数器标志、当前输入参考时钟的逻辑电平进行逻辑运算，确定下一个时钟周期时输出恢复时钟的状态。
[0009]本实用新型的数字域的时钟恢复生成装置，仅使用通用逻辑硬件即可实现按照配置得到比输入参考时钟快，也可以比输入参考时钟慢的输出恢复时钟，简化了硬件结构。同时，比传统模拟电路PLL锁相环实现更省功耗，面积也更小，特别是全部使用数字逻辑标准库实现，容易移植、易于设计验证、研发周期短、具有很高的使用价值效果。
【专利附图】
【附图说明】
[0010]图1为实施本实用新型的时钟恢复生成装置的电路原理示意图。
【具体实施方式】
[0011]以下将结合附图对实施本实用新型的数字域的时钟恢复生成装置作进一步的详细描述。
[0012]参见图1，实施本实用新型的数字域的时钟恢复生成装置包括输入参考时钟采样单元、计数器单元、状态机单元及输出恢复时钟单元。
[0013]输入参考时钟采样单元接收输入参考时钟与高频校准时钟，其利用高频校准时钟对输入参考时钟进行采样，得到每个输入参考时钟周期对应多少个高频时钟周期，记为m，并传送给状态机单元与计数器单元。其中该输入参考时钟采样单元具体可以使用去毛刺电路或者其他电路消除亚稳态，得到当前输入参考时钟的逻辑电平，并将输入参考时钟当前的逻辑电平输出至计数器单元与状态机单元。
[0014]计数器单元接收输入参考时钟采样单元输出的输入参考时钟当前的逻辑电平及高频校准时钟，其中计数器单元包括计数单元和判断单元，其中计数单元在当前输入参考时钟的逻辑电平不变的情况下，持续计数，从I到m进行计数，其中m是来源于输入参考时钟采样单元采样单元，而判断单元根据计数单元的值输出计数器标志以控制状态机单元，在具体实施时，该计数器标志有大于、小于二种状态标志。计数器单元主要是通过检测输入参考时钟的频率是否变化，从而设定状态机的工作上限，使得输出恢复时钟随着输入参考时钟跟随变化，具体可参考如下的例子。
[0015]状态机单元包括时序电路和组合电路，时序电路保存输入参考时钟单元输出的当前输入参考时钟的逻辑电平，而组合电路根据当前状态机单元的输出的控制命令(如后所述，即输出的是“维持”还是“翻转”控制命令)、计数器标志、当前输入参考时钟的逻辑电平进行逻辑运算，确定下一个时钟周期时输出恢复时钟的状态。其具体是如果计数器大于或者等于上次采样输入参考时钟的对应阈值，则输出信号以控制输出恢复时钟翻转；如果计数器的当前值小于上次采样输入参考时钟的对应阈值，则状态机单元对高频校准时钟进行计数，同时根据输入参考时钟、高频校准时钟及预先设定的倍频系数确定一阀值，从而判断输出“维持”还是“翻转”控制命令。
[0016]输出恢复时钟单元是依赖于当前状态机的控制信号而输出恢复时钟。此输出恢复时钟对应时钟周期可以比输入参考时钟快，也可以比输入参考时钟慢。
[0017]以下举例对上述各单元的工作过程进行说明:在具体实施中，例如高频校准时钟为200MHz，输入参考时钟为5MHz，需要4倍频(即倍频系数为4)才能得到20MHz的输出恢复时钟:对应的时钟周期分别为5/200/50ns，如此每个输入参考时钟对应40个高频校准时钟周期，而每个输出恢复时钟对应10个高频校准时钟周期；所以对应输出恢复时钟的半周期为5个高频校准时钟周期；计数器单元从I开始到40循环计数，而状态机单元中根据上述的高频校准时钟、输入参考时钟、倍频系数N确定是否进行翻转的阀值为5 (即对应5个高频校准时钟周期)，状态机单元计数高频校准时钟，在第5个周期后输出“翻转”命令，输出恢复时钟单元控制输出恢复时钟翻转，再经历5个高频校准时钟周期，即从第5个到第10个，到第10个高频校准时钟周期，状态机单元再次输出“翻转”命令，控制输出恢复时钟再次翻转，从而得到完整的一个输出恢复时钟周期。从10到15类似从I到5的过程，依次类推，计数器单元计数到40后会复原到1，如此共得到4个输出恢复时钟周期。
[0018]如果再假设高频校准时钟为200MHz，输入参考时钟变更为1MHz，需要4倍频才能得到4MHz的输出恢复时钟；对应的时钟周期分别为5/1000/250ns，每个输入参考时钟对应200个高频校准时钟周期，每个输出恢复时钟对应50个高频校准时钟周期；对应输出恢复时钟的半周期为25个高频校准时钟周期。
[0019]在实际应用中，只要高频校准时钟足够快，即使输入时钟频率动态变化，输出时钟也会跟随变化，保证比例关系，类似于模拟电路PLL(freq_in_ref x N=freq_out_gen)。这个参数N是对状态机单元的配置输入参数，即倍频系数。
[0020]在具体实施时，以上的各功能单元均包括组合电路和时序电路，其中组合电路由与非门、或非门和非门或者其他逻辑门器件构成，时序电路由移位器和寄存器构成，此现有技术中多有描述，此处不再详细说明。
[0021]由于输入参考时钟有可能和高频校准时钟是完全异步的，所以必须先要利用采样单元，经过同步以后得到每个“当前输入参考时钟对应40个高频校准时钟周期”，结合状态机单元的输入“4倍频”配置参数，可知“每个输出恢复时钟对应10个高频校准时钟周期”，而5个高频校准时钟周期对应输出恢复时钟的半周期，如此状态机单元通过计数高频校准时钟周期从而决定是否令输出恢复时钟进行翻转。同时采样单元输出稳定的逻辑供给计数器单元使用，计数器单元得到计数状态，控制状态机单元。状态机单元控制输出恢复时钟。
[0022]本实用新型的数字域的时钟恢复生成装置，仅使用通用逻辑硬件即可实现按照配置得到比输入参考时钟快，也可以比输入参考时钟慢的输出恢复时钟，简化了硬件结构。同时，比传统模拟电路PLL锁相环实现更省功耗，面积也更小，特别是全部使用数字逻辑标准库实现，容易移植、易于设计验证、研发周期短、具有很高的使用价值效果。
【权利要求】
1.一种数字域的时钟恢复生成装置，包括输入参考时钟采样单元、计数器单元、状态机单元及输出恢复时钟单元，其中输入参考时钟采样单元用高频校准时钟对输入参考时钟采样，并得到当前输入参考时钟的逻辑电平并输出至计数器单元，该计数单元在当前输入参考时钟的逻辑电平不变的情况下，利用高频校准时钟对当前输入参考时钟进行计数，而状态机单元对高频校准时钟进行计数，同时与根据输入参考时钟、高频校准时钟及预先设定的倍频系数确定的阀值进行比较，并输出控制命令至输出恢复时钟单元以输出恢复时钟。
2.如权利要求1所述的数字域的时钟恢复生成装置，其特征在于:该输入参考时钟采样单元使用去毛刺电路消除亚稳态，得到当前输入参考时钟的逻辑电平，并将输入参考时钟当前的逻辑电平输出至计数器单元与状态机单元。
3.如权利要求1所述的数字域的时钟恢复生成装置，其特征在于:计数器单元包括计数单元和判断单元，其中计数单元在当前输入参考时钟的逻辑电平不变的情况下，持续计数，从I到输入参考时钟采样单元确定的输入参考时钟周期对应高频时钟周期的个数进行计数，而判断单元根据计数单元的值输出计数器标志以控制状态机单元，在具体实施时，该计数器标志有大于、小于二种状态标志。
4.如权利要求1所述的数字域的时钟恢复生成装置，其特征在于:状态机单元包括时序电路和组合电路，时序电路保存输入参考时钟单元输出的当前输入参考时钟的逻辑电平，而组合电路根据当前状态机单元的输出的控制命令、计数器标志、当前输入参考时钟的逻辑电平进行逻辑运算，确定下一个时钟周期时输出恢复时钟的状态。
【文档编号】H03K19/00GK203399082SQ201320213805
【公开日】2014年1月15日 申请日期:2013年4月24日 优先权日:2013年4月24日
【发明者】李林, 仲亚东 申请人:上海华力创通半导体有限公司