专利名称：一种跨异步时钟域信号的同步装置的制作方法
技术领域：
本发明涉及信号同步控制技术，具体涉及一种跨异步时钟域信号的同步装置。
背景技术：
不同的时钟域之间进行通信时需要进行信号同步处理。例如时钟域I中的信号要送到时钟域II，那么在这个信号送到时钟域II之前，要先经过时钟域II的同步器同步后，才能进入时钟域II。
图1为现有的跨异步时钟域信号的同步装置组成结构示意图。如图1所示，时钟域2的同步装置包括两级D触发器D触发器101和D触发器102。这两级D触发器的时钟端都连接时钟域2的时钟ClockII。来自时钟域I的信号与D触发器101的D端相连，D触发器101的Q端与D触发器102的D端相连。来自时钟域I的信号经过两级D触发器的采样，可以得到消除了亚稳态的、与ClockII同步的信号。这种两级D触发器构成的同步装置通常用于同步位数很少的信号，比如控制信号或使能信号。
上述方案可以解决一般性的跨异步时钟域信号的同步问题，但是当ClockII慢于时钟域I的时钟ClockI时，两次D触发器的采样都有可能无法采到该信号的正确变化。图2为采用图1示出的信号同步装置进行信号同步的工作时序图。如图2所示，ClockI为时钟域I的时钟，ClockII为时钟域II的时钟，ClockII慢于ClockI。D1为D触发器101的D端输入信号，也就是来自时钟域I的信号，Q1为D触发器101的Q端输出信号，Q2为D触发器102的Q端输出信号。t1时刻之后和t2时刻之前，D1信号发生了两次跳变，即时钟域I传送来一个控制信号。但是D触发器101在t1和t2两次Clock2上升沿到来时，都只采到了低电平，可见该同步装置的两次采样都没有采到该信号的正确变化，造成了信号传递失真。
在异步电路设计时，大部分跨两个异步时钟域的时钟频率会出现2到3倍的关系，但是现有跨异步时钟域信号同步装置单纯依靠两级采样，有可能无法采到维持有效电平时间较短的信号。可见，现有的跨异步时钟域信号同步装置无法满足大部分跨异步时钟域信号的传递问题。
发明内容
有鉴于此，本发明提供了一种跨异步时钟域信号的同步装置，能够保证在信号同步过程中，跨异步时钟域信号被使用该信号的时钟域正确采样。
本发明的跨异步时钟域信号的同步装置包括宽度延展单元，用于在第一时钟域的第一时钟的控制下，将来自所述第一时钟域的信号进行宽度延展，生成与第一时钟同步的宽度延展后的信号；所述宽度延展后的信号宽度大于或等于第二时钟域的时钟第二时钟的时钟周期；同步处理单元，用于在所述第二时钟的控制下，将对所述宽度延展后的信号进行同步处理，输出与所述第二时钟同步的信号。
其中，所述宽度延展单元包括N个触发器以及一或门，其中N为大于1的整数；所述N个触发器的时钟端分别与所述第一时钟相连；第1触发器的输入端与所述来自第一时钟域的信号相连；第n-1触发器的正向输出端与第n触发器的输入端和所述或门的输入端相连；n＝2、3...N；第N触发器的正向输出端与所述或门的输入端相连；所述或门的输出端与所述同步处理单元相连。
所述N为大于或等于所述第二时钟与所述第一时钟的时钟周期之比的整数。
所述宽度延展单元还可以具有如下组成结构，包括M个触发器以及一或门，其中M为大于或等于1的整数；所述M个触发器的时钟端分别与所述第一时钟相连；第1触发器的输入端与所述来自第一时钟域的信号和所述或门的输入端相连；当M等于1时，所述第1触发器的正向输出端与所述或门的输入端相连；当M大于1时，第m-1触发器的正向输出端与第m触发器的输入端和所述或门的输入端相连；m＝2、3...M；第M触发器的正向输出端与所述或门的输入端相连；所述或门的输出端与所述同步处理单元相连。
所述M+1为大于或等于所述第二时钟与所述第一时钟的时钟周期之比的整数。
所述同步处理单元包括两个触发器；所述两个触发器的时钟端分别与所述第二时钟相连；所述第1触发器的输入端与所述宽度延展单元相连，正向输出端与所述第2触发器的输入端相连；第2触发器的正向输出端输出信号同步结果。
为了得到单周期的同步信息，上述同步处理单元进一步包括第3触发器和一与门；所述第3触发器的输入端与所述第2触发器的正向输出端和所述与门的输入端相连，所述第3触发器的负向输出端与所述与门的输入端相连；所述与门输出信号同步结果。
或者，所述同步处理单元进一步包括第3触发器、一反相器和一与门；所述第3触发器的输入端与所述第2触发器的正向输出端和所述与门的输入端相连，所述第3触发器的正向输出端与所述反相器的输入端相连；所述反相器的输出端与所述与门的输入端相连；所述与门输出信号同步结果。
所述触发器为D触发器、或者为由D触发器组成的数据锁存器或数据缓存器。
与现有技术相比，本发明所提供的跨异步时钟域信号的同步装置在来自第一时钟域的信号进入第二时钟域时，先使用D触发器对该进入信号进行宽度延展，使其宽度大于第二时钟域的时钟周期，然后对延展后的信号进行同步处理，从而保证在信号同步过程中，跨异步时钟域信号被使用该信号的时钟域正确采样。
图1为现有的跨异步时钟域信号的同步装置组成结构示意图。
图2为采用图1示出的同步装置进行信号同步的工作时序图。
图3为本发明跨异步时钟域信号的同步装置的组成结构示意图。
图4为本发明第一较佳实施例跨异步时钟域信号的同步装置组成结构示意图。
图5为本发明第一较佳实施例跨异步时钟域信号的同步装置的工作时序图。
图6为本发明第一较佳实施例跨异步时钟域信号的同步装置的另一工作时序图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明进一步详细说明。
本发明的关键在于，在来自时钟域I的信号进入时钟域II时，先对该进入信号进行宽度延展，使其宽度大于或等于时钟域II的时钟周期，然后对延展后的信号进行同步处理，从而实现正确的跨时域信号的采样和同步。
图3为本发明跨异步时钟域信号的同步装置的组成结构示意图。如图3所示，该同步装置包括宽度延展单元301和同步处理单元302；宽度延展单元310，用于在时钟域I的时钟ClockI的控制下，将来自时钟域I的信号进行宽度延展，生成与ClockI同步的宽度延展后的信号，发送给同步处理单元320；此时，经宽度延展单元310宽度延展后的信号，其宽度大于或等于时钟域II的时钟ClockII的时钟周期。
同步处理单元320，用于在时钟域II的时钟ClockII的控制下，将接收的宽度延展后的信号进行同步处理，输出与ClockII同步的信号。
下面通过较佳实施例对本发明的跨异步时钟域信号的同步装置进行详细说明。
图4为本发明第一较佳实施例跨异步时钟域信号的同步装置组成结构示意图。如图4所示，该同步装置包括D触发器311、312、313、321、322和323，还包括或门314、反相器324和与门325。
本较佳实施例中，D触发器311、312、313和或门314组成了宽度延展单元310。
其中，D触发器311、312和313的时钟端都与ClockI相连。
D触发器311的D端接收来自时钟域I的输入信号；D触发器311的Q端与D触发器312的D端和或门314的输入端相连；D触发器312的Q端与D触发器313的D端和或门314的输入端相连；D触发器313的Q端或门314的输入端相连；或门314为一三输入或门，其将或结果输出至同步处理单元320。这个或结果是进行了宽度延展后的时钟域I的输入信号。
经本实施例宽度扩展后的来自时钟域I的输入信号，其宽度大于等于3倍的ClockI时钟周期。其中，当来自时钟域I的输入信号为单ClockI周期信号时，宽度扩展后的输入信号宽度等于3倍的ClockI时钟周期，即为原来的3倍。
D触发器321、322、323、反相器324和与门325组成了同步处理单元320。
其中，D触发器321、322和323的时钟端都与ClockII相连。
D触发器321的D端接收宽度延展单元310发来的或结果，Q端与D触发器322的D端相连；D触发器322的Q端与D触发器323的D端和与门325的输入端相连；D触发器323的Q端与反相器324的输入端相连；反相器324的输出端与与门325的输入端相连；与门325为一两输入与门，其输出的与结果就是同步后的、单ClockII时钟周期的输出信号。
下面结合时序图第一较佳实施例的跨异步时钟域信号的同步装置原理进行说明。
图5为本发明第一较佳实施例跨异步时钟域信号的同步装置的工作时序图。如图5所示，ClockI为时钟域I的时钟，D1为来自时钟域I的输入信号，也是D触发器311的D端输入信号，Q1为D触发器311的Q端输出信号，Q2为D触发器312的Q端输出信号，Q3为D触发器313的Q端输出信号，D2为或门314的输出信号，也是D触发器321的D端输入信号。ClockII为时钟域II的时钟，Q4为D触发器321的Q端输出信号，Q5为D触发器322的输出信号，Q6为D触发器323的输出信号，Q6为反相器324的输出信号，Output为与门325的输出信号，也是信号同步结果。
如图5所示，D1分别经过一级、两级和三级工作在ClockI的D触发器的采样后形成Q1、Q2和Q3，Q1、Q2和Q3经或运算生成了宽度延展后的D1，即D2。本实施例中D1为单周期信号，因此经宽度延展后周期原来的3倍。D2经过两级工作在ClockII的D触发器的采样后，形成了消除亚稳态的、与ClockII同步的信号Q5。为了得到单ClockII时钟周期的Q5，满足时钟域II对信号的要求，因此对Q5再进行一次D触发器的采样生成Q6，Q6经反相后与Q5相与，得到一个单ClockII时钟周期的、同步后的输出信号Output。不采用对Q5进行反相并与Q4相与的原因是，避免使用可能处于亚稳态的Q4。
以上实施例中，D1为单ClockI时钟周期信号，得到的Q5也为单ClockI时钟周期信号，因此看不出后续采用D触发器323、反相器324和与门325进行周期变换获得单周期信号的效果。下面以D1为两ClockI时钟周期信号为例，结合图6示出的本发明第一较佳实施例跨异步时钟域信号的同步装置的另一工作时序图进行说明。
如图6所示，与图5的不同之处在于，图6中的输入信号D1维持了两个ClockI时钟周期的高电平，经宽度延展，生成了维持4个ClockI时钟周期高电平的D2。可见，对于非单时钟周期的D1来说，经宽度扩展，可以将其周期扩展为至少3个ClockI时钟周期。D2经两级工作在ClockII的D触发器采样后，生成维持了2个ClockII时钟周期高电平的Q5。可见就需要后续周期变换处理，以获得单ClockII时钟周期的信号。在后续周期变换处理中，将Q5进行一个ClockII时钟周期的延时并反相，得到Q6，将Q5与Q6相与后，得到单ClockII时钟周期的、同步后的输出信号Output。从而实现了跨异步时钟域的信号同步。
可见，本较佳实施例使用3个工作在ClockI下的D触发器和三输入或门对时钟域I产生的信号进行了宽度延展，将信号宽度延展为至少3个ClockI时钟周期，即使ClockI的频率是ClockII频率的3倍，这样的信号延展也可以保证时钟域II的触发器可以准确采样到信号。把做过延展的信号再使用三个工作在ClockII下的D触发器采样，第一次采样后的结果可能出现亚稳态，但再进行一次采样后可以消除亚稳态，最后用一个D触发器、一反相器和一与门生成一个单ClockII时钟周期的输出信号，该输出信号与ClockII同步。因此，本较佳实施例可以满足两个时钟域频率关系在3倍以内的跨异步时钟域信号传递情况。
本较佳实施例中，如果将图4中的反相器324去掉，直接将D触发器323的Q6端与与门325的输入端相连，也同样可以实现本发明的同步装置。
在图4示出的异步时钟域信号的同步装置中，D触发器322的Q端输出信号就已经是同步后的输出信号。但是在时钟域II可能要求该同步后的输出信号为单周期信号，因此D触发器323、反相器324和与门325将D触发器322的Q端输出信号进行处理，得到同步后的、单ClockII时钟周期的输出信号。可见D触发器323、反相器324和与门325的作用是将多周期信号变换为单周期信号。因此，在实际应用中，如果D触发器311的输出信号D1为单ClockI时钟周期信号，或者时钟域II对同步后的Output信号是否为单ClockII时钟周期信号没有要求，则可以直接将D触发器322的输出信号Q5作为输出信号Output使用，此时，图4示出的同步装置可以不包括D触发器323、反相器324和与门325。或者，将D触发器323的输出信号Q6作为输出信号Output使用，此时，图4示出的同步装置可以不包括反相器324和与门325。
另外，如果或门314采用更多输入端或门，可以将D触发器311的输入端信号D1也连接到或门314，则宽度延展单元310中的3级D触发器就可以将D1的单时钟周期信号延展为4倍ClockI时钟周期信号。或者，可以在D触发器313后再串联一个D触发器形成4级触发器，并将新增D触发器的Q端与或门314相连，也可以实现将D1的单时钟周期信号延展为4倍ClockI时钟周期的信号，可以满足两个时钟域频率关系在4倍以内的跨异步时钟域信号传递情况。同理，如果增加更多触发器，就可以满足两个时钟域频率关系在4倍以上的跨异步时钟域信号传递情况。一般来说，两个时钟域频率关系在2到3倍左右，因此采用3级D触发器的串联实现信号宽度延展就可以满足大多部分的跨时域信号传递情况。
本较佳实施例中的D触发器还可以采用其他触发器实现，例如将RS触发器或JK触发器连接成D触发器的形式，也可以采用由D触发器组成的数据锁存器或数据缓存器实现。
由以上所述可以看出，本发明所提供的跨异步时钟域信号的同步装置，能够解决时钟域I产生的信号进入时钟域II，且时钟域II的时钟慢于时钟域I的时钟的情况，使得本发明能够保证在信号同步过程中，跨异步时钟域信号被使用该信号的时钟域正确采样。
综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种跨异步时域信号的同步装置，其特征在于，该装置包括宽度延展单元，用于在第一时钟域的第一时钟的控制下，将来自所述第一时钟域的信号进行宽度延展，生成与第一时钟同步的宽度延展后的信号；所述宽度延展后的信号宽度大于或等于第二时钟域的时钟第二时钟的时钟周期；同步处理单元，用于在所述第二时钟的控制下，将对所述宽度延展后的信号进行同步处理，输出与所述第二时钟同步的信号。
2.如权利要求1所述的装置，其特征在于，所述宽度延展单元包括N个触发器以及一或门，其中N为大于1的整数；所述N个触发器的时钟端分别与所述第一时钟相连；第1触发器的输入端与所述来自第一时钟域的信号相连；第n-1触发器的正向输出端与第n触发器的输入端和所述或门的输入端相连；n＝2、3…N；第N触发器的正向输出端与所述或门的输入端相连；所述或门的输出端与所述同步处理单元相连。
3.如权利要求2所述的装置，其特征在于，所述N为大于或等于所述第二时钟与所述第一时钟的时钟周期之比的整数。
4.如权利要求1所述的装置，其特征在于，所述宽度延展单元包括M个触发器以及一或门，其中M为大于或等于1的整数；所述M个触发器的时钟端分别与所述第一时钟相连；第1触发器的输入端与所述来自第一时钟域的信号和所述或门的输入端相连；当M等于1时，所述第1触发器的正向输出端与所述或门的输入端相连；当M大于1时，第m-1触发器的正向输出端与第m触发器的输入端和所述或门的输入端相连；m＝2、3…M；第M触发器的正向输出端与所述或门的输入端相连；所述或门的输出端与所述同步处理单元相连。
5.如权利要求4所述的装置，其特征在于，所述M+1为大于或等于所述第二时钟与所述第一时钟的时钟周期之比的整数。
6.如权利要求1、2或4所述的装置，其特征在于，所述同步处理单元包括两个触发器；所述两个触发器的时钟端分别与所述第二时钟相连；所述第1触发器的输入端与所述宽度延展单元相连，正向输出端与所述第2触发器的输入端相连；第2触发器的正向输出端输出信号同步结果。
7.如权利要求6所述的装置，其特征在于，所述同步处理单元进一步包括第3触发器和一与门；所述第3触发器的输入端与所述第2触发器的正向输出端和所述与门的输入端相连，所述第3触发器的负向输出端与所述与门的输入端相连；所述与门输出信号同步结果。
8.如权利要求6所述的装置，其特征在于，所述同步处理单元进一步包括第3触发器、一反相器和一与门；所述第3触发器的输入端与所述第2触发器的正向输出端和所述与门的输入端相连，所述第3触发器的正向输出端与所述反相器的输入端相连；所述反相器的输出端与所述与门的输入端相连；所述与门输出信号同步结果。
9.如权利要求1所述的装置，其特征在于，所述触发器为D触发器、或者为由D触发器组成的数据锁存器或数据缓存器。
全文摘要
本发明公开了一种跨异步时域信号的同步装置，该装置能够较好的应用于第一时钟域产生的信号进入第二时钟域，且第二时钟域的时钟慢于所述第一时钟域时钟的情况，该装置中的宽度延展单元在第一时钟域的第一时钟的控制下，将来自所述第一时钟域的信号进行宽度延展，生成与第一时钟同步的宽度延展后的信号；所述宽度延展后的信号宽度大于或等于第二时钟域的第二时钟的时钟周期；同步处理单元在所述第二时钟的控制下，将宽度延展后的信号进行同步处理，输出与所述第二时钟同步的信号，使用本发明能够保证在信号同步过程中，跨异步时钟域信号被使用该信号的时钟域正确采样。
文档编号H04J3/16GK101056164SQ20071009989
公开日2007年10月17日 申请日期2007年5月31日 优先权日2007年5月31日
发明者曹弋 申请人:北京中星微电子有限公司