专利名称：下埋式微细金属连线的制造方法
技术领域：
本发明涉及半导体制造，特别是指一种利用反覆制作侧壁间隙壁的方法，以定义多数条下埋式微细金属连线的制造方法。
随着半导体工业持续的进展，在超大型积体电路(ULSI)的开发与设计中，为了符合高密度积体电路的设计趋势，各种元件的尺寸皆降至次微米以下。尽管，通过降低晶片中各种元件的尺寸，可有效的制作出高整合积集度的半导体IC元件，并进一步的提升所设计积体电路的操作效能。但由于元件不断的缩小，也导致在进行相关半导体制程时，遭遇了前所未有的难题，且制程的复杂度亦不断的提高。
一般而言，在半导体制程中，决定元件积集度的主要关键在于微影制程的能力。其中，通过微影制程可将光罩上的图案转移至半导体底材上，以决定积体电路中各个材料层的图案，并由此形成整个半导体电路的架构。然而，随着半导体元件尺寸的持续缩小，使得光罩上的图案制作变得更加困难。并且，受制于微影解析度的限制、曝光聚焦的误差、影像传递的精确度、与可利用空间的缩小，皆导致定义细微图案时的困难程度大增。
特别是对积体电路而言，其往往晶圆上的某特定区域中，形成数以百万计的元件及用来连接这些元件的电子连接结构。因此，在晶圆上往往会沉积各式各样的材料层与功能层，以堆叠出所需的各式元件。然而，当元件的密度不断提升时，在这些元件间的空隙将变得极为狭小。如此一来，在制作连接于这些元件间的金属连线时，将遭遇极大的困难。
此外，由于积体电路尺寸的细微化，使得各式元件的操作电压、电流、甚至所允许的电阻值，皆需符合严格的要求标准。因此，为了避免过高的电阻，降低了电子讯号的传递速度，在积体电路的设计中，往往会尽量的增加金属连线图案的面积。如此一来，金属图案会占据晶圆表面的大部分面积，而妨碍其它元件的制作。因此，如何在有限的空间中，制作大面积的金属连线，以提高元件操作速率，成为目前半导体制程中急待要解决的重要课题。
本发明的目的在提供一种下埋式微细金属连线的制造方法，通过在目前半导体制程中微影制程的线宽限制下，制作出更细微、线宽更小的金属连线，仅需利用一次微影制程，来定义宽度约为3X的绝缘区块；可通过控制沉积膜层的厚度，达到调整侧壁间隙壁宽度的目的；通过进行沉积膜层与定义侧壁间隙壁的程序，可定义出宽度小于3X的图案于半导体底材上，制作多数条垂直细微金属连线于介电层中的方法，克服现有技术的弊端，达到进一步缩小元件尺寸的目的。
本发明的目的是这样实现的一种下埋式微细金属连线的制造方法，其特征在于它包括下列步骤(1)于半导体底材上形成介电层；(2)于该介电层上表面制作多数个绝缘区块，该每一个绝缘区块具有3个单位的宽度，且任两个该绝缘区块之间，具有宽度5个单位的间隔；(3)于该绝缘区块侧壁上形成第一侧壁间隙壁，该第一侧壁间隙壁具有1个单位的宽度；(4)移除该多数个绝缘区块；
(5)于该第一侧壁间隙壁的侧壁上形成第二侧壁间隙壁，该第二侧壁间隙壁具有1个单位的宽度；(6)于两个相邻的该第二侧壁间隙壁间的空隙中形成填充物，该填充物具有1个单位的宽度；(7)移除该第二侧壁间隙壁；(8)使用该第一侧壁间隙壁与该填充物作为蚀刻罩幕，对该介电层进行非均向性蚀刻，以于该介电层中形成多数个沟渠结构；(9)于该多数个沟渠中填充金属，以形成多数条金属连线。
该介电层是由氧化硅材料所构成。该第一侧壁间隙壁与该填充物是使用多晶硅材料所构成。该第二侧壁间隙壁是使用掺杂氧化硅材料所构成。该每一个该沟渠结构具有1个单位的宽度。在制作所述绝缘区块前，包括形成氮化硅层于该介电层上表面的步骤，该氮化硅层作为蚀刻停止层使用，以保护位于下方的该介电层。该绝缘区块是使用掺杂氧化硅材料所构成。该金属连线具有1个单位的宽度。
本发明的主要优点是本发明的方法可以在目前半导体制程中微影制程的线宽限制下，制作出更细微、线宽更小的金属连线，仅需利用一次微影制程，来定义宽度约为3X的绝缘区块；可通过控制沉积膜层的厚度，而达到调整侧壁间隙壁宽度的效果；通过进行沉积膜层与定义侧壁间隙壁的程序，可定义出宽度小于3X的图案于半导体底材上，而达到进一步缩小元件尺寸的功效。
下面结合较佳实施例和附图进一步说明。
图1为本发明显示于半导体底材上依序形成介电层、第一绝缘层、第二绝缘层与光阻层的相关步骤；图2为本发明显示于绝缘区块表面上沉积第一膜层的步骤；图3为本发明显示于绝缘区块侧壁上定义第一侧壁间隙壁的步骤；图4为本发明显示移除绝缘区块的步骤；图5为本发明显示于第一侧壁间隙壁表面形成第二膜层的步骤；图6为本发明显示于第一侧壁间隙壁上定义第二侧壁间隙壁的步骤；图7为本发明显示以覆盖住第一侧壁间隙壁与第二侧壁间隙壁形成第三膜层的步骤；图8为本发明显示于第二侧壁间隙壁上定义填充物与第三侧壁间隙壁的步骤；图9为本发明显示移除第二侧壁间隙壁的步骤；图10为本发明显示对介电层进行蚀刻以定义多数个微细沟渠于其中的步骤；图11为本发明显示移除介电层上蚀刻罩幕的步骤；图12为本发明显示于介电层上沉积金属层的步骤；图13为本发明显示于介电层中定义微细金属线的步骤。
参阅图1，本发明提供一种定义细微金属连线于沟渠中的方法。其中，反覆的沉积膜层于凸起于半导体底材表面的绝缘区块上，且进行蚀刻程序以定义侧壁间隙壁于绝缘区块上。并且，对沉积的膜层厚度进行控制，将可有效的调整所制作侧壁间隙壁的宽度。如此一来，可使位于半导体底材上的侧壁间隙壁具有远小于微影制程最小允许线宽的宽度。接着，再利用侧壁间隙壁作为蚀刻罩幕，对其下的介电层进行蚀刻，将可制作出宽度细微的沟渠结构。然后，再进行金属的沉积与研磨程序，将可定义出位于这些沟渠中的细微金属线。有关本发明的详细说明如下所述。
首先提供一半导体底材10来沉积所需的膜层。其中，此半导体底材10可使用具有<100>晶向的单晶硅来加以构成。一般而言，其它种类的半导体材料，如砷化镓、锗或是位于绝缘层上的硅底材亦可应用作为半导体底材10使用。另外，由于半导体底材10表面的特性，对本发明而言，并不会造成特别的影晌，故其亦可选择具有<110>或<111>晶向的单晶硅结构。
接着，可形成一介电层12于此半导体底材10上表面。在较佳实施例中，此介电层12是由具有3000-12000埃厚度的氧化硅材料构成。要特别说明的是在形成介电层12之前，该半导体底材10的表面上已形成制造积体电路所需的各式主动元件、被动元件及周围电路等等。亦即，该半导体底材10表面上已具有各式所需的功能层与材料层。至于此介电层12的沉积，则可使用化学气相沉积法(CVD)以四乙基硅酸盐(TEOS)在温度约600-800℃，压力约0.1-10torr间来形成所需的氧化硅。
随后，可形成第一绝缘层14于介电层12上表面。在较佳实施例中，此第一绝缘层14可由具有约300-800埃厚度的氮化硅材料构成。其中，可在大约400-450℃的炉中，通入反应气体出SiH4、N2O及NH3而形成所需的氮化硅材料。此第一绝缘层14可用来作为蚀刻停止层使用，以保护其下的介电层12，避免介电层12在后续的蚀刻程序中，受到不当的侵蚀。
然后，再形成第二绝缘层16于上述第一绝缘层14上方。在较佳的实施例中，此第二绝缘层16可选择厚度约500-3000埃，且经过离子掺杂的氧化硅材料来构成。如此，当使用氢氟酸溶液来作为蚀刻剂时，此第二绝缘层16的蚀刻速率，将远高于未掺杂的氧化硅材料。接着，可涂布光阻层18于此第二绝缘层16上表面，并通过对光阻层18进行曝光、显影、清洗等步骤，而定义出如图1中所示的区块图案。
参阅图2，在定义出光阻层18的图案后，接着使用光阻层18作为蚀刻罩幕，对第二绝缘层16进行蚀刻程序，直至抵达第一绝缘层14上表面为止。如此，可将光阻层18上的图案，转移至第二绝缘层16中，而形成图2中的多数个绝缘区块20。其中，每一个绝缘区块20约具有3个单位的宽度(3X)，且位于任两个绝缘区块20之间的隙宽度约为5个单位(5X)。一般而言，当第二绝缘层16是使用氧化硅材料所构成时，可选择CCl2F2、CHF3/CF4、CHF3/O2、CH3CHF2、CF4/O2来做为蚀刻剂。
随后，可均匀的沉积第一膜层22于绝缘区块20与第一绝缘层14的表面。在较佳的实施例中，此第一膜层22的材料可选择多晶硅。至于，此第一膜层22的厚度，则可参照上述绝缘区块20的宽度单位，而设定在1个单位(1X)左右。较佳的厚度可控制在100-500埃之间。
参阅图3，接着，对第一膜层22进行非均向的回蚀刻程序，以形成第一侧壁间隙壁24于绝缘区块20的侧壁上。其中，当第一膜层22的材料是由多晶硅构成时，可使用SiCl4/Cl2、BCl3/Cl2、HBr/Cl2/O2、HBr/O2、Br2/SF6或SF6作为蚀刻剂，并利用反应离子蚀刻术(RIE)来对第一膜层22进行蚀刻程序。
参阅图4，接着进行选择性的蚀刻程序，以移除位于半导体底材10上的绝缘区块20。如此一来，在第一绝缘层14表面上，将只留下宽度约1个单位(IX)的第一侧壁间隙壁24。并且，在任何两个第一侧壁间隙壁24间的间隔宽度约为3个单位(3X)左右。其中，当绝缘区块20的材料为掺杂的氧化硅时，可使用稀释的氢氟酸溶液作为蚀刻剂。通过其对掺杂氧化硅材料的高蚀刻选择比，可在移除绝缘区块20时，降低对第一例壁间隙壁24与第一绝缘层14可能的侵蚀损害。
参阅图5，在移除绝缘区块20后，接着均匀的沉积第二膜层26于第一侧壁间隙壁24与第一绝缘层14的外表面。在较佳实施例中，此第二膜层26可由掺杂氧化硅材料构成。并且，可控制此第二膜层26的厚度，使其约为1个单位。较佳的厚度，可控制在100-500埃之间。
如图6所示，接着对第二膜层26进行回蚀刻程序，以形成第二侧壁间隙壁28于每一个第一侧壁间隙壁24的侧壁上。如此一来，由于第一侧壁间隙壁24与第二侧壁间隙壁28，皆具有约1个单位的宽度。因此，对于两个相邻的第二侧壁间隙壁28而言，其间的空隙宽度约为1个单位。较佳的实施例中，可利用如非均向性蚀刻制程，例如反应离子蚀刻术，来对第二膜层26进行蚀刻。至于用来去除二氧化硅的蚀刻剂，则可选择CHF3/CF4、CHF3/O2、CF4/O2、C4F8/O2、CH2F2或C4F8。
参阅图7，随后，沉积第三膜层30于第一绝缘层14、第一侧壁间隙壁24与第二侧壁间隙壁28上，且填充于第二侧壁间隙壁28侧边的空隙中。在较佳实施例中，此第三膜层30约具有100-500埃的厚度，且其材料可选择多晶硅。
如图8所示，接着，对第三膜层30进行回蚀刻程序，直至抵达第一侧壁间隙壁24与第二侧壁间隙壁28为止，以移除位于第一侧壁间隙壁24与第二侧壁间隙壁28上表面的部分第三膜层30。如此一来，可在两个相邻第二侧壁间隙壁间的空隙中，形成填充物32。并且，在位于边缘的第二侧壁间隙壁28上，形成第三侧壁间隙壁34。
参阅图9，随后进行一选择性的蚀刻程序，以移除位于第一侧壁间隙壁24与填充物32间的第二侧壁间隙壁28。同时，位于第一侧壁间隙壁24与第三侧壁间隙壁34间的第二侧壁间隙壁28亦会被移除。其中，当第二侧壁间隙壁28的材料为掺杂氧化硅时，可使用氢氟酸蒸气作为蚀刻剂，以便将其完全移除。并且，由于第一侧壁间隙壁24、第三侧壁间隙壁34与填充物32，是使用多晶硅材料所构成，因此，在此选择性的蚀刻程序中，将不致于受到侵蚀。如此，可形成如图9中所显示的结构。亦即，在相邻的第一侧壁间隙壁24与填充物32(包括第三侧壁间隙壁34)间，皆会具有约1个单位宽度的空隙。
参阅图10，接着，使用第一侧壁间隙壁24、填充物32与第三侧壁间隙壁34作为蚀刻罩幕，对曝露的第一绝缘层14与其下的介电层12，进行非均向的蚀刻程序，而形成多数个狭窄的沟渠36于介电层12中。其中，可使用如反应离子蚀刻术的电浆蚀刻程序，依序对第一绝缘层14和介电层12进行移除程序。
参阅图11-12所示，然后，移除位于介电层12上方的第一侧壁间隙壁24、第三侧壁间隙壁34、填充物32和残余的第一绝缘层14。接着，再沉积金属层38于介电层12上，且填充于多数个狭窄沟渠36中，如图12所示。
参阅图13，随后，对金属层38进行化学机械研磨程序，直至抵达介电层12为止，以移除位于介电层12上表面的部分金属层38。如此，可形成图中位于介电层12间的多数条极微细下埋金属连线40，其中，每一条沟渠金属连线40皆具有约1个单位的宽度，并且在相邻的两条沟渠金属连线40间，具有宽度约为1个单位的介电层12，以提供金属连线40间有效的绝缘及区隔效果。
使用本发明的方法，可以在目前半导体制程中微影制程的线宽限制下，制作出更细微、线宽更小的金属连线40。例如，在上述说明中，仅需利用一次微影制程，来定义宽度约为3X的绝缘区块20。接着，可通过控制沉积膜层的厚度，而达到调整侧壁间隙壁宽度的效果。如此，通过进行沉积膜层与定义侧壁间隙壁的程序，可定义出宽度小于3X的图案于半导体底材上，而达到进一步缩小元件尺寸的目的。
本发明虽以较佳实施例阐明如上，然其并非用以限定本发明精神与发明实体。凡在不脱离本发明的精神与范围内所作的修改，均应包含在本发明的保护范围之内。
权利要求
1.一种下埋式微细金属连线的制造方法，其特征在于它包括下列步骤(1)于半导体底材上形成介电层；(2)于该介电层上表面制作多数个绝缘区块，该每一个绝缘区块具有3个单位的宽度，且任两个该绝缘区块之间，具有宽度5个单位的间隔；(3)于该绝缘区块侧壁上形成第一侧壁间隙壁，该第一侧壁间隙壁具有1个单位的宽度；(4)移除该多数个绝缘区块；(5)于该第一侧壁间隙壁的侧壁上形成第二侧壁间隙壁，该第二侧壁间隙壁具有1个单位的宽度；(6)于两个相邻的该第二侧壁间隙壁间的空隙中形成填充物，该填充物具有1个单位的宽度；(7)移除该第二侧壁间隙壁；(8)使用该第一侧壁间隙壁与该填充物作为蚀刻罩幕，对该介电层进行非均向性蚀刻，以于该介电层中形成多数个沟渠结构；(9)于该多数个沟渠中填充金属，以形成多数条金属连线。
2.如权利要求1所述的制造方法，其特征在于该介电层是由氧化硅材料所构成。
3.如权利要求1所述的制造方法，其特征在于该第一侧壁间隙壁与该填充物是使用多晶硅材料所构成。
4.如权利要求1所述的制造方法，其特征在于该第二侧壁间隙壁是使用掺杂氧化硅材料所构成。
5.如权利要求1所述的制造方法，其特征在于该每一个该沟渠结构具有1个单位的宽度。
6.如权利要求1所述的制造方法，其特征在于在制作所述绝缘区块前，包括形成氮化硅层于该介电层上表面的步骤，该氮化硅层作为蚀刻停止层使用，以保护位于下方的该介电层。
7.如权利要求1所述的制造方法，其特征在于该绝缘区块是使用掺杂氧化硅材料所构成。
8.如权利要求1所述的制造方法，其特征在于该金属连线具有1个单位的宽度。
全文摘要
一种下埋式细微金属连线的制造方法,反覆的沉积膜层于凸起于半导体底材表面的绝缘区块上,进行蚀刻程序以定义侧壁间隙壁于绝缘区块上,对沉积的膜层厚度进行控制,调整所制作侧壁间隙壁的宽度,使位于半导体底材上的侧壁间隙壁具有远小于微影制程最小允许线宽的宽度,再利用侧壁间隙壁作为蚀刻罩幕,对其下的介电层进行蚀刻,制作出宽度细微的沟渠结构,再进行金属的沉积与研磨程序,在沟渠中形成细微的多数条金属连线。达到进一步缩小元件尺寸的功效。
文档编号H01L21/768GK1385889SQ01116070
公开日2002年12月18日 申请日期2001年5月14日 优先权日2001年5月14日
发明者曾鸿辉 申请人:世界先进积体电路股份有限公司