专利名称：在具有双层位线的硅绝缘体(soi)衬底上构造的dram的制作方法
技术领域：
本发明涉及动态随机存取存储器(“DRAM”)，尤其涉及具有双层位线的折叠的位线阵列DRAM。
本发明的背景早期的DRAM采用“开放的位线”结构来制造，其中一个互补对的第一位线从相应的检测放大器延伸经过第一阵列，该互补对的第二位线从检测放大器延伸经过第二阵列。因此，在这些早期的DRAM中，第一阵列每一列中的存储单元被选择地连接到一个位线，第二阵列相应列的存储单元被选择地连接到它的互补的位线。这种开放的位线结构的优点是它允许存储单元占用一个较小的区域，即6F2，这里“F”是半导体工艺过程的最小特性尺寸。然而，在开放的位线结构中的位线易于拾取噪声。因此，开发出了“折叠的位线”结构。
在折叠的位线结构中，两个互补的位线基本上相互并行地从检测放大器延伸经过相同的阵列。因为基本上对于它们整个的长度，两个位线相互并行，所以它们拾取相同的噪声信号，这样，使得它们连接的检测放大器能够具有很好的共模噪声抑制。因此，具有折叠的位线结构的DRAM更不易于受到噪声干扰。然而，要求另外的位线延伸经过该阵列，增加了每个存储单元占用的尺寸。实际上，在折叠的位线结构中的存储单元具有8F2的最小尺寸。
人们已经尝试了通过在同一层将每个互补对的位线垂直分开而不是将它们水平分开，以减少折叠位线存储单元的最小尺寸。通过垂直地分开位线，被存储单元占用的区域可以减少到6F2。然而，很难构造双层位线，因为必须在半导体衬底的表面构成大量的元件。在具有折叠位线结构的DRAM中构造双层位线的困难阻碍了它们的广泛使用。因此，折叠的位线DRAM比相同容量的开放的位线DRAM明显更大，这样使得折叠的位线DRAM更昂贵。因此，人们需要的是，能够更容易地制造具有双层位线的DRAM，使得能够以更少的成本来制造具有折叠位线结构的DRAM。
本发明的概述一种具有折叠的位线结构的DRAM阵列，其被构造在硅绝缘体衬底上。该阵列包括双层位线，所述双层位线被构造在衬底的一个硅部分的若干相对的侧面上。因此，对于每个位线对的位线可以占用相同的轨迹(footprint)，这样，可以使该阵列较小。连接到多个存储单元中之每一个的存取晶体管(access transistor)可以连接到两个位线中任何一个，或者它们可以被交替地连接到这些位线。在每对位线延伸经过该阵列时最好至少“绞合”一次，使得它们具有相同的电特性。
附图的简单说明
图1A是根据本发明第一实施例的半导体器件在构造的中间状态中的剖视图。
图1B是图1C所示器件在构造的另一个状态中的剖视图。
图2A是图2所示器件在构造的另一个状态中的剖视图。
图2B是图2A所示器件在构造的另一状态中的剖视图。
图3A是图2B所示器件在构造的另一状态中的剖视图。
图3B是图3A在构造的另一状态中的剖视图。
图3C是图3B所示器件在构造的另一个状态中的剖视图。
图4是图3C所示器件在构造的另一个状态中的剖视图。
图5是图4所示器件绕水平轴旋转180度的剖视图。
图6是图5所示器件在构造的另一个状态中的剖视图。
图7是图6所示器件在构造的另一个状态中的剖视图。
图8是图7所示器件在构造的另一个状态中的剖视图。
图9是本发明另一个实施例的剖视图。
图10是在图1-8的实施例中可用于“绞合”位线的技术的一个实施例的等角投影图。
图11是一种典型存储器件的方框图，该存储器件包括本发明实施例的一个或多个存储阵列。
本发明的详细描述集成电路一般构造在半导体衬底的表面上。对单晶硅的晶片形式的衬底进行选择性掺杂，在它的表面形成多层绝缘材料、多晶硅及金属。最近，人们开发了新的技术，在位于绝缘衬底上的一层单晶硅上制造集成电路。这种技术称为“硅绝缘体(silicon-on-insulator)”或“SOI”。
SOI制作技术的出现使得可能在SOI衬底的活性硅区域的相对各侧面上构造元件。根据本发明的实施例，DRAM的大多数元件被构造在相邻于SOI衬底的活性硅层的一个表面，其中包括互补对中的一个位线。该互补对中另一个位线被构造在相邻于活性硅层的相对表面的绝缘材料中。因此，两个双层位线都不必被构造在活性硅层的相同侧面，这样，减少了以传统方式构造双层位线中遇到的构造复杂性。以下参照图1-9，说明在具有折叠的位线结构的DRAM中构造双层位线的技术的一个实施例。
优选实施例的详细描述本发明在其范围最宽的实施例中是提出一种构造用于半导体器件的折叠位线阵列中的存储单元的方法，其中，在衬底上首先形成晶体管阵列。接着，在衬底的一侧构成若干电容。然后，在衬底的相对侧面构成一对位线导体。电容被电连接到源极和漏极区域中的一个，而位线被电连接到相应的其它源极和漏极区域。
这里提到术语“衬底”和“晶片”，它们应被理解为包括硅绝缘体(SOI)或蓝宝石上硅薄膜(silicon-on-sapphire，缩写SOS)结构、掺杂和未掺杂半导体、通过基区半导体基底支撑的硅外延层、以及其它半导体结构。另外，当下面描述中提到“衬底”或“晶片”时，可以利用前面的工艺过程步骤，在基区半导体结构或基底之中或之上构成阵列、区域或结。另外，该半导体不一定以硅为基底，也可以基于硅一锗、锗、磷化铟或砷化镓。这里所用的术语“衬底”也可以表示任何类型的普通基区或基底结构。
再次参照附图，其中相同的标号表示不同实施例中同样的元件，图1A示出在构造的中间状态中的半导体器件10。根据本发明之方法的一个实施例，使用现有技术中公知的材料和方法，以基本的硅绝缘体(SOI)结构来首先构造器件10。图中示出具有第一硅层14和第二硅层18的硅绝缘体(SOI)衬底12以及在这些硅层之间的绝缘区域16。绝缘区域16也可以称为“箱形”层，并且可以用适当的绝缘材料如二氧化硅(SiO2)来构成。
在SOI形成之后，使用连续的化学汽相淀积(CVD)、低压化学汽相淀积(LPCVD)、喷涂和其它公知的处理，接着通过常规的光刻和蚀刻技术，晶体管栅层叠(gate stack)20被构成在衬底12上的阵列中。例如，每个栅层叠20包括覆盖层22，如包含氮化物或包含氧化物的材料，其被构成在薄的氧化夹层23上。接着，氧化夹层23又形成在导电层24上，导电层24可以包括钨、硅化钨或硅化钴。在可选的多晶硅层26上可以构成导电层24。可选的是，多晶硅层26可以掺杂硼、砷或锗。在某些实施例中，最好在导电层24和多晶硅层26之间包括扩散势垒层25。扩散势垒层25将抑制原子从导电层24扩散，并且例如可以用氮化钛、氮化钽、钛钨合金构成。在衬底12的多晶硅层26和硅层18之间是薄栅极氧化层28。组成栅层叠20的所有上述层的厚度可以在几埃到几千埃之间变化。
隔离膜30保护栅层叠20的侧面。隔离膜30一般由包含氮的材料如氮化硅(Si3N4)或可替换为由包含氧化物的材料构成。隔离膜30一般首先叠加在整个衬底12上，随后进行内刻蚀，并且与栅层叠20部的顶部在同一平面。如下所述，隔离膜使栅层叠20与自调整接触蚀刻中使用的材料隔离。隔离膜30的厚度一般为大约几埃到大约几百埃的数量级。除了上述隔离膜30以外，一薄保护绝缘层31可以被形成在栅层叠20的顶部，并且也可以选择地在衬底12上形成。这个保护层31包括现有技术公知的适当材料，并且可以例如用原硅酸四乙酯(TEOS)构成。
在硅区域18中形成场氧化区域32以隔离相邻的存储单元。同样，衬底12的硅区域18中嵌入的是源极区域34和漏极区域36。这种配置仅用于说明，本领域技术人员应该理解的是，可选的是，区域34可以用作漏极区域，而区域36可以用作源极区域。源极和漏极区域可以通过N+和P+杂质(例如使用砷、磷、硼离子)的离子注入来构成。源极和漏极区域以及场氧化区域可以在上述栅层叠的以前或以后构成。栅层叠20及源极区域34和漏极区域36在本领域中常常被称为存取晶体管(access transistor)，其中它的栅极构成“字线(word line)”。
在本发明的另一个优选实施例中，图1A所示的源极区域34和漏极区域36没有被过多的掺杂，即没有N+或P+注入。而是将所有的N+和P+掺杂被去除，并且从N+和/或P+掺杂的多晶硅接触插头(contact plug)中获得N+/P+扩散，如下面描述的，这样，该实施例可以认为依靠LDD，即低密度扩散。在这个实施例中，本领域的技术人员应该理解的是，源极区域34和漏极区域36也可以单独或集中称为未掺杂区域34、36。
如图1A所示，使用现有技术公知的方法，将绝缘层38随后沉积在栅层叠20以及周围的元件上。绝缘层部38一般由如硼-磷-硅玻璃(BPSG)的材料构成，它是包含硼和磷原子的二氧化硅。如图1A所示构成的衬底用作本发明不同实施例的构成中的基区结构。
根据图1B所示的本发明第一实施例，随后使用自调整接触蚀刻(SAC)技术，例如使用干蚀刻技术，在第一绝缘层38中构成接触开口或通道(via)40。自调整接触开口40使用栅层叠20的侧面(被隔离膜30保护)作为向下并且经过衬底12的导向部。接触开口40延伸到衬底12，经过源极(未掺杂)区域34、经过硅层18、箱形氧化层(box oxide layer)16，并且停止在硅层14。接触开口40也可以选择地延伸到硅层14，如图1的虚线所示。在接触开口40构成之后，使用现有技术公知的方法，例如，使用氧(O2)等离子剥离(plasma strip)步骤，将它的侧面和底部选择地清除任何蚀刻残余。在清除步骤之后，可能进行金属喷镀，例如，使用包含钛的化合物喷镀接触开口40的侧面和/或底部。
现在参照图2A，至少一个导电插头41或42随后设置在每个接触开口40中。图2A示出在它们相应的接触开口40中的五个导电插头41、42。每个导电插头41、42典型地由导电金属材料形成，或者更优选的是多晶硅材料，该材料已经被注入或掺杂其他材料，如金属离子或其它化合物，例如N+和/或P+，并使用砷、磷、硼。如下所述，导电插头42与源极区域34一起也可以称为电容连接插头，因为每个将最终电连接到一个电容(如下所述)与源极区域34。导电插头41可以被称为位线连接插头，因为它最终将电连接位线(如下所述)与漏极区域36。如图2B所示，在插头41、42的设置完成之后，晶片的顶部(包括第一绝缘层38顶部部分以及插头41、42的相应的顶部部分)可以进行内刻蚀，或者使用化学机械平面化(CMP)技术进行平面化，基本上使其与栅层叠20的顶部成同一平面，如图2B所示。
现在参照图3A，图中示出图2B所示半导体器件的展开图，其具有附加的栅层叠20和第二绝缘层44，例如BPSG，它随后在第一绝缘层38、栅层叠20和电容连接插头41、42上构成。使用如上所述的SAC蚀刻技术，在第二绝缘层44中构成位线接触开口46。位线接触开口46在图3A所示的栅层叠20之间延伸，并且穿过第二绝缘层44和第一绝缘层38，停止在漏极(未掺杂)区域36上的硅层18的表面。在可选的清除步骤之后，可以采用一种材料(如钛)，将其涂敷在接触开口46的内表面。这种钛材料改善了第二绝缘层44内随后所设置之插头的附着力。该钛材料也构成两个导电材料层，在接触开口底部的硅化钛(Ti-silicide)和在接触开口侧面的氮化钛(Ti-nitrade)。这些包含钛的材料也有助于使硅衬底18在随后的插头设置期间不被损坏。
另外如图3B所示，使用现有技术公知的沉积技术，将另一个位线接触插头48沉积在接触开口46中。例如，六氟化钨(WF6)和氢化硅(SiH4)在反应腔中一起反应，接着引入氢气(H2)来代替耗尽的氢化硅。位线接触插头48如同位线接触插头41，接触相应的漏极区域36。如下面描述的，因为电容将在衬底12的相对侧面上构成，位线接触开口46和插头48的高度不受电容之高度的影响。换句话说，接触开口46和随后放置的插头48的深度将与电容高度无关，这样不必如这些电容一样高。另外，在随后的电容构成期间，自调整接触开口40和46以及插头42和48将被保护，即不被影响或破坏。
同样在图3B中示出附加的外围插头50、52、54和56，其中包括与包含钨的位线接触插头48基本相同或类似的材料。插头50和52延伸经过第二绝缘层44和第一绝缘层38，并且停止在衬底12的硅层18的表面。如图3B所示，插头54和56延伸到它们相应的栅层叠20并且经过导电覆盖层22，停止在多晶硅层24。(在先前的照相和蚀刻步骤期间，绝缘覆盖层31已经被去除，未示出)。
现在参照图3C，布线连接或位线导体58在位线接触插头48和相应插头50、52、54及56上构成。通过在插头构成期间延伸钨喷镀，每个布线连接58可以与它们相应的插头整体形成，以覆盖第二绝缘层44，并且可以完成布线连接58的布线图。另一方式是，相应的插头50、52、54和56的顶部以及第二绝缘层44相应的深度可以被内刻蚀，或者使用CMP技术进行平面化，如上所述。接着，使用与用于构成插头基本上相同或类似的材料和方法，例如包含钨的材料，布线连接或位线导体50可以随后在相应的插头上构成。
现在参照图4，第三绝缘层60例如BPSG，在第二绝缘层60之顶部上构成，它覆盖在整个半导体阵列上并且有效地“遮盖”了这些电连接。
现在参照图5，整个半导体器件10随后被翻转或“倒转”，最好近似于180度。就在倒转之前或之后，使用公知的半导体晶片接合技术，将处理器层(handler layer)62粘接或接合到第三绝缘层60。另外如图5示出的，通过如上所述的蚀刻或CMP方法以及通过切割，当前倒转的硅层14被随后去除。这个步骤将当前倒转的电容连接插头42与当前倒转的箱形氧化层16的顶部成一平面，因此，至少暴露出电容连接插头42的顶部部分。
如图6所示，第四绝缘层64(例如BPSG)随后在箱形氧化层16和电容连接插头42上构成。以后，使用现有技术公知的方法，将第四绝缘层64蚀刻，并且电容开口67被构成向下到电容连接插头42的暴露的表面。然后，电容板68在开口67的每一个中构成，并且经过电容连接插头42电连接到晶体管栅层叠20的源极区域34。如图6所示，使用标准的蚀刻技术，在与位线连接插头41对准的第四绝缘层64中构成位线接触开口70。如钛的材料可以用于涂敷在接触开口70的内部，以改进接触开口70内放置的导电材料插头72的附着力。通过常规的装置将插头72放置在开口中，使得它电连接到位线连接接触插头41。
如图7所示，一层介质材料80(如氮化硅)被沉积在电容板68和绝缘层64的暴露表面。注意介质材料80在接触插头72处凹进。一层导电材料82(如多晶硅)随后被沉积在介质材料80上面，以构成一个单元平板。注意导电材料82也终止而达不到插头72。适当的绝缘材料84随后沉积在导电材料82上。在与位线接触插头72对准中，在蚀刻对准位线接触插头72的接触开口88之前，最好采用CMP使材料84平面化。
应该理解的是，用于插头72的接触开口70和用于接触插头90的接触开口88可以采用其它的手段来形成。例如，开口70、88可以在绝缘材料64、89已被沉积之后，通过单个蚀刻来构成。
如图8所示，通过适当的手段，随后在接触开口88中构成位线接触插头90。然后在位线接触插头90的顶部构成位线导体96。如上面对于导体58和接触插头48的描述，通过适当的手段可以将导体96与接触插头90整体形成。最后，使用上述材料和方法，在绝缘层80上构成另一个绝缘层100(例如BPSG)。
图9示出本发明另一个实施例。这第二实施例的构造与图1-8的实施例的构造相同，直至并包括图6所示的步骤。以后，代替构成如图7所示的接触插头72，将接触开口108在绝缘材料64中进行蚀刻，短接触插头110和位线导体112在与接触插头49对准的电容板68之间构成。以后，绝缘材料116被沉积在接触开口108的剩余部分。然后，如图8所示，这些元件的剩余部分被基本形成。
应该理解的是，也可以使用本发明的其它实施例。例如参照图9，电容板68可以通过一层绝缘材料(未示出)与绝缘区域16分开，并且位线可以被这种绝缘材料遮盖。因此，位线导体可以位于电容板68的下面。
如现有技术可以理解的，对于DRAM的操作，重要的是存储器阵列的互补位线具有相同的电特性，包括相同的电容。然而，所公开实施例中的位线是固有非对称的，因为它们位于衬底12的相对侧面上。由于这个原因，如图10所示，位线可以周期性地“绞合”。因此，在存储器阵列一个部分中的位线导体120可以连接到该阵列不同部分的位线导体124，反之亦然。参照图10，位线导体120被分开以构成两个上位线部分128a、128b。类似地，下位线导体124被分开以构成两个下位线部分130a、130b。一个通道被构成且被填充，以构成导电插头136，它从位线部分128a、经过衬底10·延伸到位线部分130b。第二通道被构成且被填充，以构成导体插头138，它从位线部分128b，延伸到衬底上构成的导体140。导体140具有U形配置，它旁路导电插头136并且随后延伸在位线部分130a上。一个通道填满导电材料以形成插头150，它从U形导体140延伸到位线部分130a。这样，插头138、150和导体140将位线部分128b连接到位线部分130a。当位线经过一个阵列存储单元延伸时可以用这种方式绞合一次或多次，使得两个位线具有相同的电特性。
图11示出存储器器件200，它使用本发明实施例的存储阵列202。存储器器件200包括命令译码器206，它经过命令总线208接收存储命令并且产生相应的控制信号。一个行或列地址经过地址总线220施加于存储器器件200，并且分别由一行地址译码器224或一列地址译码器228来译码。检测放大器230连接到阵列202，以将读取数据提供到数据输出缓存器234，接着，该缓存器将读出数据施加于数据总线240。写入数据经过数据输入缓存器244施加于存储阵列。缓存器234、244包括数据路径。
如上所述，可以理解的是，虽然这里为了说明，已经描述了本发明具体实施例，但是可以进行各种修改而不背离本发明的精神和范围。因此，本发明仅仅由附加的权利要求书来限制。
权利要求
1.一种动态随机存取存储器(“DRAM”)阵列，被构造在硅绝缘体(“SOI”)衬底上，包括多个存储单元，相邻于衬底的活性硅层的第一表面排列成行和列；多个位线对，它们沿着存储单元的每一列延伸，相邻于该活性硅层的第一表面构造每对的第一位线的至少一部分，以及相邻于该活性硅层的第二表面构造每对的第二位线的至少一部分，第二表面相对于第一表面；以及多个存取晶体管，被构造在活性硅层中，每一列中的存取晶体管中的每一个连接在相应的存储单元和相应的位线对之第一和第二位线中的一个之间。
2.如权利要求1所述的DRAM阵列，其中，每对的第一和第二位线被分为相互电隔离的至少第一和第二部分，并且其中该DRAM阵列还包括一对导体，对于多个位线对的每一个，该对导体延伸经过SOI衬底的活性硅层，用于每对的第一导体将第一位线的第一部分连接到第二位线的第二部分，用于每对的第二导体将第一位线的第二部分连接到第二位线的第一部分。
3.如权利要求1所述的DRAM阵列，其中，每一列中的多个存取晶体管连接到相应的位线对的第一位线。
4.如权利要求1所述的DRAM阵列，其中，每一列中的至少一些存取晶体管连接到相应的位线对的第二位线。
5.如权利要求1所述的DRAM阵列，其中，每一列中交替的存取晶体管被连接到相应的位线对的第一位线，并且该列中剩余的存取晶体管被连接到该位线对的第二位线。
6.如权利要求1所述的DRAM阵列，还包括多个场氧化区域，它们构成在活性硅层中以将至少一些存取晶体管相互隔离。
7.如权利要求1所述的DRAM阵列，其中，该SOI衬底包括处理器晶片。
8.如权利要求7所述的DRAM阵列，其中，所述存储单元包括在一层绝缘材料上构造的相应的存储单元电容。
9.如权利要求7所述的DRAM阵列，其中，每对的第二位线构造在一层绝缘材料中。
10.如权利要求7所述的DRAM阵列，其中，第一和第二位线中的一个被构造在该处理器晶片和该活性硅层之间。
11.一种动态随机存取存储器(“DRAM”)阵列，被构造在半导体衬底上，包括多个存储单元，相邻于半导体衬底的第一表面排列成行和列；多个位线对，它们沿着存储单元的每一列延伸，相邻于半导体衬底之第一表面构造每对的第一位线的至少一部分，以及相邻于半导体衬底之第二表面构造每对的第二位线的至少一部分，第二表面相对于第一表面；以及多个存取晶体管，被构造在半导体衬底中，每一列中的存取晶体管的每一个连接在相应的存储单元和相应位线对的第一及第二位线中一个之间。
12.如权利要求11所述的DRAM阵列，其中，每对的第一和第二位线被分为相互电隔离的至少第一和第二部分，并且其中该DRAM阵列还包括一对导体，该对导体对于多个位线对的每一个、延伸经过半导体衬底，用于每对的第一导体将第一位线的第一部分连接到第二位线的第二部分，用于每对的第二导体将第一位线的第二部分连接到第二位线的第一部分。
13.如权利要求11所述的DRAM阵列，其中，每一列中的多个存取晶体管连接到相应的位线对的第一位线。
14.如权利要求11所述的DRAM阵列，其中，每一列中的至少一些存取晶体管连接到相应的位线对的第二位线。
15.如权利要求11所述的DRAM阵列，其中，每一列中的交替的存取晶体管连接到相应的位线对中第一位线，并且该列中剩余的存取晶体管连接到该位线对的第二位线。
16.如权利要求11所述的DRAM阵列，还包括多个场氧化区域，它们被构成在半导体衬底中，以使至少一些存取晶体管相互隔离。
17.如权利要求11所述的DRAM阵列，其中，该半导体衬底包括硅绝缘体(“SOI”)衬底。
18.一种动态随机存取存储器(“DRAM”)阵列，被构造在硅绝缘体(“SOI”)衬底上，包括DRAM阵列，包括相邻于该衬底的活性硅层的第一表面、排列成行和列的多个存储单元；多个位线对，沿着存储单元的每一列延伸，相邻于活性硅层之第一表面构造每对的第一位线的至少一部分，以及相邻于活性硅层之第二表面构造每对的第二位线的至少一部分，第二表面相对于第一表面；多个存取晶体管，被构造在该活性硅层中，每一列中的存取晶体管的每一个连接在相应的存储单元和相应的位线对的第一及第二位线中一个之间。多个检测放大器，连接到相应的位线对的第一和第二位线；一行地址译码器，用于选择对应于一行地址的一行存储单元；一列地址译码器，用于选择对应于一列地址的一列存储单元；一个数据路径，连接在用于选择列的检测放大器和该DRAM的外部数据终端之间；以及一个命令译码器，响应于施加在该DRAM的存储命令而产生控制信号。
19.如权利要求18所述的DRAM，其中，每对的第一和第二位线被分为相互电隔离的至少第一和第二部分，并且其中该DRAM阵列还包括一对导体，该对导体对于多个位线对的每一个、延伸经过SOI衬底的活性硅层，用于每对的第一导体将第一位线的第一部分连接到第二位线的第二部分，用于每对的第二导体将第一位线的第二部分连接到第二位线的第一部分。
20.如权利要求18所述的DRAM，其中，每一列中的多个存取晶体管连接到相应位线对的第一位线。
21.如权利要求18所述的DRAM，其中，每一列中的至少一些存取晶体管连接到相应位线对的第二位线。
22.如权利要求18所述的DRAM，其中，每一列中的交替的存取晶体管连接到相应位线对的第一位线，并且该列中剩余的存取晶体管连接到该位线对的第二位线。
23.如权利要求18所述的DRAM，还包括多个场氧化区域，它们被构成在该活性硅层中，以使至少一些存取晶体管相互隔离。
24.如权利要求18所述的DRAM，其中，该SOI衬底包括处理器晶片。
25.如权利要求18所述的DRAM，其中，所述位线中的一个被构造在该处理器晶片和该活性硅层之间。
26.一种构造排列成行和列的DRAM阵列的方法，包括提供一个覆盖半导体材料的绝缘材料的衬底；构造沿着该DRAM阵列的相应列延伸的多个位线对之每一对的第一位线，该第一位线被构造在该衬底的一个侧面；构造用于DRAM阵列之每一列的多个存储单元，相邻于相对该衬底之一个侧面的衬底表面构造这些存储单元；构造用于每个存储单元的存取晶体管，所述存取晶体管被构造在该半导体材料中；构造多个位线对之每一对的第二位线，所述第二位线被构造在该衬底的另一个侧面；以及将每列中的存取晶体管连接到沿着相应列延伸的第一及第二位线中的一个。
27.如权利要求26所述的方法，其中，构造相邻于衬底表面的存储单元的步骤包括在绝缘材料的衬底上沉积导电材料以构成单元板；在单元板的至少若干部分上沉积介质材料；在介质材料上构成多个导电结构以构成多个存储单元电容；以及采用绝缘材料涂敷所述导电结构。
28.如权利要求26所述的方法，其中，构造多个位线对之每一对的第二位线的步骤包括在半导体材料层上沉积绝缘材料；以及在对应于第二位线的布线图中所沉积的绝缘材料上沉积导电材料。
29.如权利要求26所述的方法，其中，将每一列中的存取晶体管连接到第一和第二位线中的一个的步骤包括在每一列中的存取晶体管和相应的第二位线之间形成一个通道；在所述通道中放置导电材料，从而将每一列中的存取晶体管连接到相应的第二位线。
30.如权利要求26所述的方法，其中，将每一列中的存取晶体管连接到第一和第二位线中的一个的步骤包括在每一列中交替的存取晶体管和相应的第二位线之间构成第一组通道；在每一列中的剩余的存取晶体管和相应的第一位线之间构成第二组通道；在所述通道中放置导电材料，从而将每一列中的存取晶体管交替地连接到第一和第二位线。
31.如权利要求26所述的方法，还包括当所述位线延伸经过该阵列时，对于每一列的第一和第二位线绞合至少一次。
32.如权利要求26所述的方法，还包括构造场氧化区域，其相邻于至少一些存取晶体管，以使存取晶体管相互电隔离。
全文摘要
一种具有双层位线的DRAM，被构造在硅绝缘体“SOI”衬底(12)上。更具体地说，每个互补位线对的位线位于SOI衬底的相对侧面。在一个实施例中，在存储单元电容(67，68)之间形成位线，在第二实施例中，位线形成在这些电容上。
文档编号H01L21/3205GK1449579SQ01814947
公开日2003年10月15日 申请日期2001年8月30日 优先权日2000年8月31日
发明者布伦特·基斯, 查尔斯·H·丹尼森 申请人:米克伦技术公司