专利名称：具有超浅超陡反向表面沟道的半导体器件的制备方法
技术领域：
本发明涉及一种半导体器件的制造方法；更具体地说，本发明涉及具有栅信号宽度(gate length)小于100nm的超浅超陡反向表面沟道(super-steep-retrograde epi-channel)的半导体器件的制造方法。
背景技术：
一般来说，在晶体管如金属氧化物半导体场效应晶体管(MOSFET)或金属绝缘半导体场效应晶体管(MISFET)中，配置在栅极和栅氧化层下面的半导电衬底的表面区域的作用是通过电场输送电流，该电场供应到处于给栅极(gate electrode)供应电压状态的源极(source)和/或漏极(drain)。因此，该表面区域被称为沟道(channel)。
上述晶体管的性能还取决于沟道的掺杂剂浓度，精确地掺杂沟道非常重要，因为掺杂剂浓度决定了多种性能如晶体管的阈电压(VT)、漏极电流(Id)等。
在与精确掺杂沟道相关的技术中，一般使用包括阱离子注入(well ionimplantation)和沟道离子注入(别名是阈电压调节离子注入)的离子注入技术。离子注入技术能够在各种不同结构中形成沟道，可能的沟道结构的例子有在其深度中保持均一沟道掺杂浓度的平坦沟道结构、在一定深度中形成沟道的埋置沟道结构(buried channel structure)和沟道掺杂浓度随深度而增加的反向沟道结构(retrograde channel structure)。
在上述沟道中，反向沟道是用重金属离子如铟(In)、砷(As)和锑(Sb)等通过重金属离子注入技术形成的，一般用于栅信号宽度小于0.2μm的高功能微处理器。反向沟道还可以应用于具有高激励电流性能的高功能器件，因为反向沟道具有随表面掺杂浓度的降低而增加表面迁移率的作用。
当栅信号宽度减小时，要求沟道深度变得更浅。因此，离子注入技术的应用局限于深度小于50nm的沟道。
为了改善这一局限性，有人提出在沟道掺杂层(channel doping layer)上形成表面沟道的表面沟道结构。
图1A是示出现有技术中半导体器件的表面沟道结构的图。
如图1A所示，在衬底11上形成栅氧化层12和栅极13，包括表面层14和沟道掺杂层15的表面沟道形成在衬底11上，衬底11配置在栅氧化层12下面。在表面沟道的两个侧面还形成高度集中(high concentrated)的源/漏延伸区(source/drain extension)(后面称为SDE)16和源/漏区(source/drain area)17。
但是，上述现有技术不可能用带有表面沟道结构的半导体器件得到改进的开/关电流，因为难以控制沟道掺杂层15中掺杂剂的损失和扩散。
参照图1B，有人提出另一种解决现有技术的上述问题的方法，就是建立阶梯状(step-like)δ掺杂的表面沟道。
图1B是示出δ掺杂的表面沟道的掺杂曲线随瞬态增强型扩散(transientenhanced diffusion)(后面称为TED)或热平衡(thermal budget)的变化图。另外还观察到δ掺杂曲线在拓宽，因为配置在栅氧化层12下面的表面沟道的阶梯状δ掺杂曲线由于TED或过度热平衡而不能保持优选的δ掺杂曲线。在本申请中，拓宽的δ掺杂曲线和优选的δ掺杂曲线在图1B中表示为P2和P1，栅氧化层12简写为Gox。
因此，尽管形成了具有掺杂和未掺杂表面层的δ掺杂的表面沟道，但仍然局限于建立深度小于30nm的δ掺杂的表面沟道，因为掺杂剂会由于TED或过度热平衡而扩散。δ掺杂的掺杂剂过度扩散后的掺杂剂曲线在图1B中表示为D。
作为解决这一局限性的方法，有人建议如图2A所示在形成δ掺杂的沟道掺杂层24后立即进行激光热退火(后面称为LTA)工艺，以此限制δ掺杂的表面沟道的扩散。通过超低能量的离子注入技术得到需要的浓度。图2A和2B是示出上述方法的横截面图。
参看图2A和2B，这两个图描述了用超低能量的离子注入和LTA技术制造具有表面沟道的半导体器件的现有技术的方法。
参看图2A，将P型掺杂剂(P-type dopants)通过离子注入到浅沟槽隔离(shallow trench isolation)(STI)结构中形成有场氧化物层(field oxide layer)22的衬底21上，以形成深P型阱23。然后向其中注入约1keV的超低能量的硼离子，形成δ掺杂的沟道掺杂层24。
然后不用进行预无定形化(pre-amorphization)工艺而直接进行单位能级(unit energy level)为约0.36J/cm2至约0.44J/cm2的LTA，使衬底21的表面无定形化。图2B示出直接应用LTA的结果，其中，硼离子进行再分配，形成抑制TED的最终的δ掺杂层24A。
参看图2B，表面层25通过选择性外延生长(selective epitaxial growth)(后面称为SEG)形成在沟道掺杂层24A上，形成超陡反向(后面称为SSR)表面沟道结构。上述表面层25的厚度是约50至约300，形成温度是约600℃至约800℃。同时，通过快速热退火(rapid thermal annealing)(后面称为RTA)和LTA还可能抑制δ掺杂的沟道掺杂层24的TED。
图3A是示出在用1keV硼离子(B+)掺杂的样品上通过选择性外延生长法形成的SSR表面沟道的掺杂曲线的座标图，而图3B是示出在用5keV硼离子(B+)掺杂的样品上通过选择性外延生长法形成的SSR表面沟道的掺杂曲线的座标图。
参看图3A和3B，对于通过超低能量离子注入法得到的SSR表面沟道的掺杂曲线来说，当降低离子注入能量时，δ掺杂的分布范围变窄，这种窄分布的δ掺杂能大幅降低半导体器件的结电容(junction capacitance)。还可能减少结点(junction)的漏电流，从而最终以低电耗和高效率制造半导体器件。因此，这种超低能量离子注入技术是制造具有上述功能的半导体的基本技术。
但是，超低能量离子注入技术难以提取超低能量的离子束，这种困难导致可用能量的限制和建立SSR表面沟道的掺杂曲线的低生产率。
发明内容
因此，本发明的目的是提供一种具有表面沟道结构的半导体器件的制造方法，该方法能够克服当使用具有延长工艺时间这一缺点的超低能量离子注入技术时可用能量和生产率低下的限制。
本发明的一个方面是提供一种具有超浅超陡反向(后面称为SSR)表面沟道结构的半导体器件的制造方法，该方法包括下述步骤通过注入癸硼烷在半导体衬底的表面下形成沟道掺杂层；在沟道掺杂层上形成表面层(epi-layer)；在表面层上相继形成栅介电层(gate dielectric layer)和栅极；通过排列在栅极边缘上而形成比沟道掺杂层浅的源/漏延伸区；在栅极的侧面上形成衬垫(spacers)；通过在衬底上进行离子注入(ion implantation)排列在衬垫边缘上而形成比沟道掺杂层深的源/漏区。
本发明的另一方面是提供一种具有超浅超陡反向(后面称为SSR)表面沟道的半导体器件的制造方法，该方法包括下述步骤在半导体衬底中形成阱；通过注入癸硼烷离子在阱上的表面下形成第一个止穿(punch stop)掺杂层；在低于衬底熔点的温度下进行第一次退火工艺；在止穿掺杂层上形成表面层；在表面层上相继形成栅介电层和栅极；形成第一个排列在栅极的两个边缘上的源/漏区；通过在阱中注入相同的掺杂剂而在第一个源/漏区下面形成第二个止穿掺杂层；形成与第一个源/漏区连接并且比第一个源/漏区深的第二个源/漏区；为了激活第一个和第二个源/漏区中的掺杂剂，在能够抑制沟道掺杂层扩散的温度下进行第二次退火工艺。
本发明的再一个方面是提供一种具有超浅超陡反向(后面称为SSR)表面沟道结构的半导体器件的制造方法，该方法包括下述步骤在半导体衬底中形成阱；通过注入癸硼烷离子在阱上的表面下形成第一个止穿掺杂层；在低于衬底熔点的温度下进行第一次退火工艺；在止穿掺杂层上形成表面层；在表面层上相继形成栅介电层和栅极；形成第一个排列在栅极的两个边缘上的源/漏区；通过在阱中注入相同的掺杂剂而在第一个源/漏区下面形成第二个止穿掺杂层；形成与第一个源/漏区连接并且比第一个源/漏区深的第二个源/漏区；为了激活第一个和第二个源/漏区中的掺杂剂，在能够抑制沟道掺杂层扩散的温度下进行第二次退火工艺。
另外，形成阱之后的步骤是形成场阑掺杂层(field stop doping layer)，掺杂剂与阱深接近场氧化物处的掺杂剂相同。在第二个源/漏区上进行选择性外延生长，形成第三个源/漏区。
附图描述下面将结合
优选的实施方案，这将使本发明的上述目的和其它目的及特征更为明显，其中图1A是示出具有表面沟道的典型半导体器件的图；图1B是示出表面沟道中的掺杂曲线随瞬态增强型扩散(TED)或热平衡的变化图。
图2A和2B是描述用超低能量的离子注入和激光热退火(LTA)技术制造具有表面沟道的半导体器件的方法的图。
图3A是示出在用1keV硼离子掺杂的样品上通过选择性外延生长法形成的超陡反向(SSR)表面沟道的掺杂曲线的座标图。
图3B是示出在用5keV硼离子掺杂的样品上通过选择性外延生长法形成的超陡反向(SSR)表面沟道的掺杂曲线的座标图。
图4是当在衬底上注入二氟化硼(BF2+)和癸硼烷离子(B10H14+)时硼离子浓度分布的座标图。
图5是当在几乎相同的深度处注入BF2+和B10H14+时硼离子分布的座标图。
图6A-6E是描述根据本发明第一个优选实施方案制造n金属氧化物半导体场效应晶体管(nMOSFET)的方法的横截面图。
图7A-7F是描述根据本发明第二个优选实施方案制造互补金属氧化物半导体场效应晶体管(CMOSFET)的方法的横截面图。
图8是根据本发明第三个优选实施方案的CMOSFET的横截面图。
图9是根据本发明第四个优选实施方案的CMOSFET的横截面图。
图10A-10F是描述根据本发明第五个优选实施方案制造CMOSFET的方法的横截面图。
图11是根据本发明第六个优选实施方案的CMOSFET的横截面图。
图12是根据本发明第七个优选实施方案的CMOSFET的横截面图。
具体实施例方式
通过下面参照附图对实施方案的说明能够使本发明的其它目的和方面更为明显。
本发明提供一种具有超浅超陡反向(后面称为SSR)表面沟道的半导体器件的制造方法。与低能量离子注入技术相比，癸硼烷离子注入技术降低了掺杂剂的分布宽度，并且由于缩短了工艺时间而大幅度地提高了生产率。因此，该方法特别适用于表面沟道掺杂(epi-channel doping)以提供性能提高和生产率提高的超浅SSR表面沟道。
分子式为B10H14的癸硼烷是特别适用于本发明的用于注入的源离子(source ion)。癸硼烷还具有大的分子量，当离子化时能够提供包括10个硼原子的硼离子。由于这些化学性能，癸硼烷是能够用作注入硼的供给源的优秀混合物。
具体来说，每单位电流癸硼烷离子束注入的硼离子比包括一个硼原子的硼离子束注入的硼离子多10倍。因此，当制造浅结(shallow junction)时，将癸硼烷离子束用在需要低能量和高剂量的离子注入工艺中是合适的。
另外，样品表面上的癸硼烷离子束在发生分子碰撞时会分离成每个硼原子，其能量是原癸硼烷离子束能量的1/11。因此，当用能量比硼离子束能量大11倍的癸硼烷离子束照射时，可能得到与进行超低能量硼离子束注入几乎等同的离子注入深度。因为具有这一特征，所以使用癸硼烷离子束能够毫无困难地提取低能量离子束。
在将上述癸硼烷(B10H14)分子离子化为B10H14+且用具有离子化分子式的大分子量离子进行注入的情况下，可以形成深度比硼离子注入深度小1/11倍(1/11 times less than)的非常浅的掺杂层。
另外，即使使用比用于硼离子注入的能量高的加速能量(acceleratedenergy)，仍然可能形成浅得多的掺杂层。另外，在样品上起相同作用的癸硼烷离子的注入剂量为硼离子注入剂量的1/10(with 1/10 less dose of B10H14+than BF2+)。
图4是当在硅衬底上注入B+、BF2+和B10H14+离子时硼浓度的分布图。
在图4中，横坐标和纵坐标分别表示衬底深度和硼浓度。曲线P6、P5和P4分别表示使用B+、BF2+和B10H14+离子时的情况。在本申请中，进行硼离子(B+)注入或BF2+离子注入时使用的加速能量为5keV，剂量为1×1014/cm2，进行B10H14+离子注入时使用的加速能量为5keV，剂量为1×1013/cm2。
在硼离子(B+)注入过程中，硼离子深深地注入衬底，其掺杂曲线在比10nm深的位置处达到一个峰值。在注入BF2+和B10H14+离子的情况下，它们的掺杂曲线都在约3nm处达到峰值，在更深的位置处观察到硼浓度的迅速降低。
另外，曲线P6和P5所示的掺杂曲线具有不同的下降图案。曲线P6的掺杂曲线示出更窄的硼浓度分布，而曲线P4的掺杂曲线的峰值比曲线P5的掺杂曲线的峰值高。该更高的峰值意味着即使B10H14+离子剂量比BF2+离子剂量少1/10也能得到相同的硼剂量。
用相同的加速能量注入BF2+和B10H14+离子。在这种条件下，与BF2+离子注入相比，B10H14+离子能够非常浅地注入。另外，在将硼注入到相同深度的情况下，可以将用于B10H14+离子的加速能量设定到高于用于BF2+离子的加速能量。
图5是示出当将BF2+和B10H14+离子注入到几乎相同的深度处时的实验结果的座标图。在该图中，横坐标和纵坐标分别表示衬底深度和硼浓度。曲线P7是用10keV的加速能量和1×1013/cm2的剂量浓度注入B10H14+离子的实验结果，而曲线P8是用5keV的加速能量和1×1014/cm2的剂量浓度注入BF2+离子的实验结果。如图5所示，曲线P7和P8具有类似的分布。换句话说，在用B10H14+离子作为离子注入源注入硼离子的情况下，加速能量是用BF2+离子作为离子注入源进行离子注入时的两倍。
如上所述，B10H14+(后面称为癸硼烷)离子是非常有效的能够进行超浅掺杂的离子注入源。具体来说，与超低能量离子注入技术相比，癸硼烷离子注入技术的优点是当用于形成超浅SSR表面沟道时能够进行宽度很窄的SSR掺杂，从而能够增强具有超浅源和/或漏结构的晶体管的功能。
下面参照附图详细说明利用癸硼烷离子注入技术制造半导体器件的方法。
图6A-6E是描述根据本发明第一个优选实施方案制造n金属氧化物半导体场效应晶体管(后面称为nMOSFET)的方法的横截面图。
参看图6A，用浅沟槽电离(后面称为STI)工艺或硅局部氧化(后面称为LOCOS)工艺在衬底31的预定位置上形成用于将该器件与邻接器件分离的场氧化物层(field oxide layer)32。形成场氧化物层32后，在衬底31上离子注入p型掺杂剂以形成p型阱33，然后通过连续离子注入p型掺杂剂形成比p型阱33浅的p型场阑层34。在本申请中，用硼作为形成p型阱33和p型场阑层34的p型掺杂剂。
然后注入作为p型掺杂剂的癸硼烷离子，形成从衬底31的表面开始测量的厚度为约10nm至约50nm的浅p型n沟道掺杂层35。
如图6B所示，当注入用于形成p型n沟道掺杂层35的癸硼烷离子时，在低于硅熔点1414℃的温度下进行修复退火(recovery annealing)工艺如快速热退火(后面称为RTA)或峰值快速热退火(后面称为SRTA)。这种修复退火工艺能够修复衬底31表面上的晶体中由于离子轰击所造成的缺陷，并且能够在p型n沟道掺杂层35内部注入的掺杂剂和位于晶体内的硅原子之间形成稳定的键，以抑制TED。
在这种情况下，SRTA是能够将温度快速从室温升到目标温度，然后立即将该温度降到室温的退火工艺。换句话说，SRTA的升温速率(ramping rate)大于150℃/sec，并且滞后时间小于1秒。
优选的是，RTA或SRTA是在保持温度低于1414℃，即保持温度为950℃-1150℃的同时能够修复晶体中缺陷的温度下进行的。
最后，通过上述修复退火工艺在注入的掺杂剂和衬底31内的硅之间形成稳定的键，使p型n沟道掺杂层35成为消除了晶体内缺陷的层，而癸硼烷中的氢也在修复退火工艺中排出。结果，掺杂剂硼和硅之间形成稳定的键。
进行修复退火工艺后，通过在氢气气氛中进行表面处理工艺去除了p型n沟道掺杂层35上生成的天然氧化物层(图中未示出)。这时候，如果在氢气气氛中进行表面处理工艺，氢气(H2)和天然氧化物层SiO2反应，作为水分蒸发出。蒸发的结果是去除了天然氧化物层。表面处理工艺的合适温度是能够防止掺杂剂在p型n沟道掺杂层35中扩散的温度。
参看图6C，在去除了天然氧化物层的衬底31上，优选在p型n沟道掺杂层35上通过选择性外延生长法(后面称为SEG)生成表面层36，直到其厚度达到约5nm至约30nm。
当用上述修复退火工艺将p型n沟道掺杂层35活化成很浅但化学稳定的p型n沟道掺杂层35A时，可以形成具有在在氢气气氛中进行表面处理工艺和用于形成表面层36的SEG工艺中掺杂剂的损失和再分布都最小化的掺杂曲线(doping profile)的SSR表面沟道结构。
参看图6D，通过癸硼烷离子注入技术形成的SSR表面沟道结构如p型n沟道掺杂层35A在约650℃至约750℃的温度范围内在表面层36上形成栅介电层37。此时，用于形成栅介电层37的温度是较低的温度范围，这是为了抑制掺杂剂在p型n沟道掺杂层35A中的分布和扩散。
另外，如其名字所示在较低温度下形成的低温氧化物(后面称为LTO)层、氮化的氧化硅层、高k介电层或氧化物层与高k介电层的堆叠层(stacked layer)用于栅介电层37。在形成栅介电层37的过程中，通过在较低温度下进行用于形成栅介电层37的低热平衡工艺可以抑制掺杂剂在p型n沟道掺杂层35A中的再分布和扩散，以此保持SSR掺杂曲线。
例如，在约650℃至约750℃的温度范围内形成硅热氧化物层，然后用氮等离子体或氨等离子体法加工，以此形成氮化的氧化硅(silicon oxynitride)层。另外，通过下述顺序的连续工艺形成高k介电层在约300℃至约650℃的温度范围内进行的沉积工艺，随后进行的用于改善高k介电层的层面性能的工艺，该工艺选自在约400℃至约700℃的温度范围内进行的炉内退火工艺或在约600℃至约800℃的温度范围内进行的快速炉内退火工艺。
然后在栅介电层37上沉积用于形成栅极38的导电层，并形成具有预定线宽的图案。形成栅极38后，用附加感光膜掩模(图中未示出)和/或栅极38作为离子注入掩模，用低能量离子注入高剂量浓度的n型掺杂剂，形成n+源/漏延伸区39。
在本申请中，用于形成栅极38的导电层可以是多晶硅层、多晶硅层和金属层的堆叠层或多晶硅层和硅化物层的堆叠层。用于形成n+源/漏延伸区39的n型掺杂剂使用磷(P)或砷(As)。
在包括栅极38的整个表面上沉积用于形成衬垫40的绝缘层后，在绝缘层上进行深腐蚀(etchback)工艺，在栅极38的两个侧面上形成衬垫40。在这种情况下，衬垫40使用氮化物层和/或氧化物层。
然后，用附加感光膜掩模和/或栅极38和衬垫40作为另一个离子注入掩模，离子注入高剂量的n型掺杂剂，形成和n+源/漏延伸区39电连接的n+源/漏区41。此时，n+源/漏区41的离子注入深度比n+源/漏延伸区39的离子注入深度深。
参看图6E，采用活化退火(activation annealing)工艺来电激活n+源/漏区41和n+源/漏延伸区39的掺杂剂。具体来说，活化退火工艺是在特定温度下进行的，在此温度下可以同时控制p型n沟道掺杂层35A的扩散及n+源/漏区41和n+源/漏延伸区39的结点深度的加深。
优选的是，活化退火工艺选自RTA、炉内退火或SRTA，其中，每一个工艺方法进行时的温度分别是约600℃至约1000℃、约300℃至约750℃和约600℃至约1100℃。
同时，如果用于形成栅极38和n+源/漏区41的工艺是通过低热平衡工艺进行的，则可以在限制掺杂剂扩散的同时保持SSR表面沟道结构。
在上述优选实施方案中，p型n沟道掺杂层35A同时还作为用于抑制短沟道效应的止穿层(punch stop layer)。另外，将p型n沟道掺杂层35A的最大掺杂深度设定为小于n+源/漏区41的结点深度，从而降低结点漏电流和相对于n+-p结点的结电容(junction capacitance)。
图7A-7F是描述根据本发明第二个优选实施方案制造互补金属氧化物半导体场效应晶体管(后面称为CMOSFET)的方法的横截面图。
参看图7A，用STI工艺或LOCOS工艺在衬底51de预定位置上形成用于隔离该器件的场氧化物层52。形成场氧化物层52后，在衬底51上涂覆感光膜，通过曝光和显影工艺形成图案，从而形成第一个掩模53。在第一个掩模53的曝光区域随后将要形成衬底51的pMOSFET。后面将该区域简称为pMOS区域。
连续地通过将n型掺杂剂注入被第一个掩模53曝光的衬底51的区域形成深n型阱54，然后通过连续注入n型掺杂剂形成比n型阱54浅的n型场阑层55。
然后用比形成n型场阑层55的离子注入能量低的能量离子注入n型掺杂剂，以形成从衬底51的表面开始测量的厚度为约10nm至约50nm的浅n型p沟道掺杂层56。
另外，n型掺杂剂使用磷(P)或砷(As)。
如图7B所示，除去第一个掩模53后，再次涂覆感光膜，通过曝光和显影工艺形成图案，以形成第二个掩模57。在第二个掩模57的曝光区域随后将形成衬底51的nMOSFET。该区域简称为nMOS区域。
然后通过将p型掺杂剂离子注入到被第二个掩模57曝光的衬底51的区域上形成深p型阱58，随后形成比p型阱58浅的p型场阑层59。
然后注入癸硼烷离子，形成非常浅的p型n沟道掺杂层60，其从衬底51的表面开始测量的厚度为约10nm至约50nm。
参看图7C，第二个掩模57也被除去后，在低于硅熔点即，1414℃的温度下进行修复退火工艺如RTA或SRTA，以修复衬底51的晶体中由于在用于形成n型p沟道掺杂层56和p型n沟道掺杂层60的离子注入过程中发生的离子轰击所造成的缺陷，并且能够使注入的掺杂剂和硅原子稳定地键连，同时还能最大限度地抑制掺杂剂的扩散。
RTA或SRTA优选是在约950℃至约1150℃的温度下进行的。这一温度范围低于硅的熔点，但是能够修复晶体中的缺陷。
最后，通过在离子注入的掺杂剂和衬底51内的硅原子之间形成稳定的键使n型p沟道掺杂层56和p型n沟道掺杂层60成为修复了晶体内缺陷的层。后面将改变后的n型p沟道掺杂层56和p型n沟道掺杂层60分别称为56A和60A。
进行修复退火工艺后，在氢气气氛中在n型p沟道掺杂层56A和p型n沟道掺杂层60A上进行表面处理工艺，去除修复退火工艺中生成的天然氧化物层(图中未示出)。这时候，在氢气气氛中进行表面处理工艺的情况下，氢气(H2)和天然氧化物层(SiO2)反应，作为水分蒸发出，从而去除了天然氧化物层。
参看图7D，在去除了天然氧化物层的衬底51上，优选在n型p沟道掺杂层56A和p型n沟道掺杂层60A上通过SEG技术生成表面层61和62，直到其厚度达到约5nm至约30nm。
当用修复退火工艺将n型p沟道掺杂层56A和p型n沟道掺杂层60A活化成n型p沟道掺杂层56B和p型n沟道掺杂层60B时，n型p沟道掺杂层56B和p型n沟道掺杂层60B都是化学稳定且非常浅的。因为这次活化，在氢气气氛中进行表面处理工艺和用于形成表面层61和62的SEG工艺过程中，可以建立掺杂剂在每一个nMOS区域和pMOS区域上的损失和扩散都最小化的SSR表面沟道结构。
参看图7E，在约650℃至约750℃的温度范围内在n型p沟道掺杂层56B和p型n沟道掺杂层60B上形成SSR表面沟道结构如栅介电层63。此时，用于形成栅介电层63的温度较低，这是为了抑制掺杂剂在p型n沟道掺杂层60B中的扩散。
为了得到所需要的结果，栅介电层63使用LTO层、氮化的氧化硅层、高k介电层或氧化物层与高k介电层的堆叠层。当在形成栅介电层63的过程中进行低热平衡工艺时，掺杂剂在p型n沟道掺杂层60B中的再分布和扩散受到抑制，从而能够保持SSR掺杂曲线。
例如，在约650℃至约750℃的温度范围内形成硅热氧化物层，然后用氮等离子体或氨等离子体法加工，以形成氮化的氧化硅层。另外，通过下述顺序的连续工艺形成高k介电层在约300℃至约650℃的温度范围内进行的沉积工艺，随后进行的在约400℃至约700℃的温度范围内进行的炉内退火工艺或在约600℃至约800℃的温度范围内进行的快速炉内退火工艺。在使用高k介电层的情况下，当为改善高k介电层的层面性能而进行热加工时，最高温度限定为约300℃至约700℃。
然后在栅介电层63上沉积用于形成栅极64的导电层，并形成具有预定线宽的图案以形成栅极64。形成栅极64后，用附加感光膜掩模(图中未示出)或栅极64作为离子注入掩模，在pMOS区域上用低能量注入高剂量浓度的p型掺杂剂(p+)，形成p+源/漏延伸区65，用低能量注入高剂量浓度的n型掺杂剂(n+)，形成n+源/漏延伸区66。
在本申请中，用于形成栅极64的导电层可以是多晶硅层、多晶硅层和金属层的堆叠层或多晶硅层和硅化物层的堆叠层。用于形成n+源/漏延伸区66的n型掺杂剂使用磷(P)或砷(As)，而p型掺杂剂使用硼或硼混合物离子如二氟化硼(BF2)。
然后在包括栅极64的整个表面上沉积用于形成衬垫67的绝缘层，然后在绝缘层上进行深腐蚀工艺，在栅极64的两个侧面上形成衬垫67。在本申请中，衬垫67使用氮化物层和/或氧化物层。
形成衬垫67后，通过用附加感光膜掩模或栅极64和衬垫67的离子注入掩模，在pMOS区域上注入高剂量浓度的p型掺杂剂如硼或二氟化硼，形成和p+源/漏延伸区65电连接的p+源/漏区68。另外，注入n型掺杂剂如P或As，形成和n+源/漏延伸区66电连接的n+源/漏区69。此时，n+源/漏区69和p+源/漏区68的离子注入深度分别比n+源/漏延伸区66和p+源/漏延伸区65的离子注入深度深。
如图7F所示，进行活化退火工艺来电激活n+源/漏区69、n+源/漏延伸区66、p+源/漏区68和p+源/漏延伸区65的掺杂剂。
此时，具体来说，活化退火工艺是在特定温度下进行的，在此温度下可以同时限制p型n沟道掺杂层60B的扩散及p+源/漏区68和p+源/漏延伸区65的结点深度的加深。
同时，在能够限制p+源/漏区68和p+源/漏延伸区65的结点深度加深的特定温度下进行活化退火工艺的原因是p+源/漏区68和p+源/漏延伸区65比n+源/漏区69和n+源/漏延伸区66有更高的扩散变化程度。
优选的是，活化退火工艺选自RTA、炉内退火或SRTA，其中，每一个工艺方法进行时的温度分别是约600℃至约1000℃、约300℃至约750℃和约600℃至约1100℃。
同时，如果用于形成栅极64、p+源/漏延伸区65、n+源/漏延伸区66、p+源/漏区68和n+源/漏区69的工艺是通过低热平衡工艺进行的，则可以在限制掺杂剂扩散的同时保持SSR表面沟道结构。
在第二个优选实施方案中，n型p沟道掺杂层56B和p型n沟道掺杂层60B同时还作为用于抑制短沟道效应的止穿层。另外，将n型p沟道掺杂层56B和p型n沟道掺杂层60B的最大掺杂深度设置为小于p+源/漏区68和n+源/漏区69的结点深度，从而降低相对于p+-n和n+-p的每一个结点的结电容和结点漏电流。
图8是根据本发明第三个优选实施方案制造的CMOSFET结构的横截面图。图8中的CMOSFET结构与第二个优选实施方案中所述的结构基本相同，不同之处有第一个n型止穿层70、第二个n型止穿层72、第一个p型止穿层71和第二个p型止穿层73。后面将图7F中使用的同样的标号应用于对应于第三个优选实施方案的图8，并且略去对相同部分的详述。
和第二个优选实施方案类似，在pMOS区域，用离子注入有P或As的第一个n型止穿层70和生长在第一个n型止穿层70上的表面层61建立表面沟道结构。同样，在nMOS区域，用离子注入有癸硼烷的第一个p型止穿层71和生长在第一个p型止穿层71上的表面层62建立表面沟道结构。
另外，在p+源/漏延伸区65和n+源/漏延伸区66的底部上分别形成第二个n型止穿层72和第二个p型止穿层73。此时，第二个n型止穿层72是通过注入与第一个n型止穿层70相同的n型掺杂剂如P或As形成的，而第二个p型止穿层73是通过注入与用癸硼烷注入的第一个p型止穿层71不同的硼或硼混合物离子形成的。
在该实施方案中，在形成p+源/漏区68和n+源/漏区69之前注入掺杂剂，在p+源/漏延伸区65和n+源/漏延伸区66的底部上分别形成第二个n型止穿层72和第二个p型止穿层73。
第二个p型止穿层73和第二个n型止穿层72除了作为用于抑制短沟道效应的止穿层外，同时还作为沟道掺杂层。
最后，第三个优选实施方案的CMOSFET具有双止穿层结构。与具有单止穿层结构的CMOSFET相比，具有双止穿层结构的CMOSFET具有优秀的穿通(punch through)能力。
图9是根据本发明第四个优选实施方案制造的CMOSFET结构的横截面图。该CMOSFET结构与第三个优选实施方案的结构基本相同，不同之处是升高了源/漏区。后面将同样使用图7F和图8中使用的标号，并且略去对相同部分的详述。
和第三个优选实施方案类似，pMOS区域具有包括第一个n型止穿层70和第二个n型止穿层72的双止穿层的结构，而nMOS区域也具有包括第一个p型止穿层71和第二个p型止穿层73的双止穿层的结构。然后，在p+源/漏区68和n+源/漏区69上附加生长表面层，形成升高的源/漏区74和75。
在图9所示的第四个优选实施方案中，通过癸硼烷离子注入技术建立双止穿层结构，该结构改善了穿通能力。同时，第四个优选实施方案具有升高的源/漏区结构，这可以抑制源/漏区的结电阻(junction resistance)的升高。
图10A-10F是描述根据本发明第五个优选实施方案制造CMOSFET的方法的横截面图。
参看图10A，用STI工艺或LOCOS工艺在衬底81的预定位置上形成用于隔离该器件的场氧化物层82。然后，在衬底81上涂覆感光膜，通过曝光和显影工艺形成图案，以形成第一个掩模83。第一个掩模83曝光在衬底81中形成pMOSFET的区域。后面将形成pMOSFET的区域简称为pMOS区域。
然后通过将n型掺杂剂注入到被第一个掩模83曝光的衬底81的区域上以形成深n型阱84，然后通过连续离子注入n型掺杂剂形成比n型阱84浅的n型场阑层85。
然后用比形成n型场阑层85的离子注入能量低的能量注入n型掺杂剂，以形成厚度为约10nm至约50nm的浅n型p沟道掺杂层86。在该实施方案中，用磷(P)或砷(As)作为n型掺杂剂。
参看图10B，除去第一个掩模83后，再次涂覆感光膜，通过曝光和显影工艺形成图案，以形成第二个掩模87，第二个掩模87曝光形成衬底81的nMOSFET的区域。后面将该区域简称为nMOS区域。
然后通过将p型掺杂剂注入到被第二个掩模87曝光的衬底81的区域上形成深p型阱88，然后通过连续离子注入p型掺杂剂形成比p型阱88浅的p型场阑层89。
然后注入癸硼烷离子，形成非常浅的p型n沟道掺杂层90，其从衬底81的表面开始测量的厚度为约10nm至约50nm。
如图10C所示，第二个掩模87被除去后，在低于硅熔点，即1414℃的温度下进行修复退火工艺如RTA或SRTA工艺，以修复衬底81的表面上的晶体中由于在用于形成n型p沟道掺杂层86和p型n沟道掺杂层90的离子注入过程中发生的离子轰击所引起的缺陷，并且能够使注入的掺杂剂和晶体中位置靠近的硅原子稳定地键连，同时还能最大限度地抑制掺杂剂的扩散。
RTA或SRTA工艺优选在低于硅熔点，即1414℃的温度下，通过安排其中可能修复晶体中的缺陷的约950℃至约1150℃的温度范围内进行。
最后，通过修复晶体内的缺陷以及在离子注入的掺杂剂和衬底内的硅原子之间形成稳定的键使每一个n型p沟道掺杂层86和p型n沟道掺杂层90成为具有改进的特性的层。后面将改性后的n型p沟道掺杂层86和p型n沟道掺杂层90在图10C中分别表示为86A和90A。
进行修复退火工艺后，在氢气气氛中在n型p沟道掺杂层86A和p型n沟道掺杂层90A上进行表面处理工艺，去除修复退火工艺中生成的天然氧化物层(图中未示出)。这时候，在氢气气氛中进行表面处理工艺的过程中，氢气(H2)和SiO2反应，作为水分蒸发出，从而去除了天然氧化物层。
参看图10D，在去除了天然氧化物层的衬底81上，优选在n型p沟道掺杂层86A和p型n沟道掺杂层90A的每一个上同时进行SEG工艺，得到表面层91和92，其厚度为约5nm至约30nm。
当用上述修复退火工艺将n型p沟道掺杂层86A和p型n沟道掺杂层90A活化成化学稳定且非常浅的n型p沟道掺杂层86B和p型n沟道掺杂层90B时，在氢气气氛中进行表面处理工艺和用于形成表面层91和92的SEG工艺过程中，建立具有SSR表面沟道结构的每一个nMOS区域和pMOS区域，所述表面沟道结构具有掺杂剂的损失和再分布都最小化的δ掺杂曲线。
参看图10E，在约650℃至约750℃的温度范围内在n型p沟道掺杂层86B和p型n沟道掺杂层90B上形成SSR表面沟道结构如栅介电层93。此时，用于形成栅介电层93的温度较低，以便抑制掺杂剂在p型n沟道掺杂层90B中的扩散。
因此，栅介电层93使用低温下形成的LTO层、氮化物层、高k介电层或氧化物层与高k介电层的堆叠层。因为在低温下使用低热平衡工艺形成栅介电层93，所以掺杂剂在p型n沟道掺杂层90B中的扩散和再分布受到抑制，从而能够保持SSR掺杂曲线。
例如，在约650℃至约750℃的温度范围内形成硅热氧化物层，然后用氮等离子体或氨等离子体法加工，以形成氮化的氧化硅层。另外，通过下述顺序的连续工艺形成高k介电层在约300℃至约650℃的温度范围内进行的沉积工艺，随后进行在约400℃至约700℃的温度范围内进行的炉内退火工艺或在约600℃至约800℃的温度范围内进行的快速炉内退火工艺。在使用高k介电层的情况下，当为改善高k介电层的层面性能而进行热加工时，最高温度限定为约300℃至约700℃。
然后在栅介电层93上依次堆叠多晶硅层94、金属层95和硬质掩模96。然后，通过使用栅掩模(gate mask)(图中未示出)同时在所有堆叠的层上形成图案，或者首先在硬质掩模96上形成图案，然后同时在金属层95和多晶硅层94上形成图案。通过这样的构图工艺，形成包括用多晶硅层94、金属层95和硬质掩模96的堆叠层构建的栅极的栅极图案。
在该实施方案中，在多晶硅层94上主要用钨和硅化钨形成的金属层95适用于栅极无电阻且高速作业。还可以在多晶硅层94和金属层95之间设置扩散阻挡层(diffusion barrier)。另外，扩散阻挡层使用WN、TiN等。
然后进行栅极再氧化工艺，以修复在形成栅极的蚀刻工艺过程中损坏的栅介电层93。此时，在栅极再氧化工艺完成后，氧化包括在栅极中的多晶硅层94的侧面，直至达到预定厚度，在栅极的侧面上形成氧化物97。后面将形成在栅极侧面上的氧化物简称为侧壁氧化物(lateral wall oxides)。
在这种情况下，栅极再氧化工艺能够修复蚀刻栅极时出现在栅介电层93上的损失和微沟(micro-trenches)。该工艺还能氧化由于蚀刻工艺而造成的残留在栅介电层93表面上的残余物，并且通过增加位于栅极边缘上的栅介电层93的厚度改善可信度(confidence level)。
在将快速热氧化(后面称为RTO)技术用于热氧化工艺如再氧化工艺的情况下，最高温度限定为约750℃至约950℃。另一方面，在进行炉内热氧化工艺的情况下，最高温度限定为约650℃至约800℃。这些用于这两种工艺的温度条件都是为了确保SSR掺杂曲线免遭在栅极再氧化工艺过程中由于过度的热工艺导致掺杂剂在p型n沟道掺杂层90B中的扩散所造成的损害。
然后，用附加感光掩模(图中未示出)和栅极作为离子注入掩模，在pMOS区域上用低能量注入高剂量浓度的p型掺杂剂p+，形成p+源/漏延伸区98，而在nMOS区域上用低能量注入高剂量浓度的n型掺杂剂n+，形成n+源/漏延伸区99。此时，用于形成n+源/漏延伸区99的n型掺杂剂使用P或As，而用于形成p+源/漏延伸区98的p型掺杂剂使用硼或硼混合物。
在包括栅极和硬质掩模96的整个表面上沉积用于形成衬垫100的绝缘层后，在绝缘层上进行深腐蚀工艺，形成位置为与栅极和硬质掩模96的堆叠层的侧边相接触的衬垫100。在该实施方案中，衬垫100使用氮化物层或氧化物层。
然后，通过使用附加感光掩模或栅极和衬垫100在pMOS区域上离子注入高剂量浓度的p型掺杂剂如硼或硼混合物，形成和p+源/漏延伸区98电连接的p+源/漏区101。另一方面，在nMOS区域上离子注入高剂量浓度的n型掺杂剂如P或As，形成和n+源/漏延伸区99电连接的n+源/漏区102。此时，n+源/漏区102和p+源/漏区101的每一个离子注入深度分别比n+源/漏延伸区99和p+源/漏延伸区98的离子注入深度深。
如图10F所示，进行活化退火工艺以电激活n+源/漏区102、n+源/漏延伸区99、p+源/漏区101和p+源/漏延伸区98的掺杂剂。具体来说，活化退火工艺是在特定温度下进行的，在此温度下可以同时限制p型n沟道掺杂层90B的扩散及p+源/漏延伸区98的结点深度的加深。
优选的是，活化退火工艺选自在约600℃至约1000℃的温度下进行的RTA、在约300℃至约750℃的温度下进行的炉内退火工艺和在约600℃至约1100℃的温度下进行的SRTA。
如上所述，如果栅极再氧化、栅极、p+源/漏延伸区98、n+源/漏延伸区99、p+源/漏区101和n+源/漏区102是通过具有低热平衡的低热工艺形成的，则可以在限制掺杂剂扩散的同时保持SSR表面沟道结构。
在上述第五个优选实施方案中，n型p沟道掺杂层86B和p型n沟道掺杂层90B同时还作为用于控制短沟道效应的止穿层。另外，将n型p沟道掺杂层86B和p型n沟道掺杂层90B中的每一个最大掺杂深度设置为小于p+源/漏区101和n+源/漏区102中的每一个结点深度，从而降低了相对于p+-n和n+-p的每一个结点的结电容和结点漏电流。
图11是根据本发明第六个优选实施方案制造的CMOSFET结构的横截面图。图11中的CMOSFET结构与第五个优选实施方案中所述的结构基本相同，不同之处有第一个n型止穿层110、第二个n型止穿层112、第一个p型止穿层111和第二个p型止穿层113。后面将使用图10F中使用的相同标号，并且略去对相同部分的描述。
和第五个优选实施方案类似，建立具有包括离子注入有P或As的第一个n型止穿层110和生长在第一个n型止穿层110上的表面层91的表面沟道结构的pMOS区域，同时建立具有另一个包括离子注入有癸硼烷离子的第一个p型止穿层111和生长在第一个p型止穿层111上的表面层92的表面沟道结构的nMOS区域。
并且，在p+源/漏延伸区98和n+源/漏延伸区99的底部上形成第二个n型止穿层1122和第二个p型止穿层113。此时，第二个n型止穿层112是通过注入与第一个n型止穿层110相同的n型掺杂剂如P或As形成的。与用于形成第一个p型止穿层111注入癸硼烷离子不同，使用硼或硼混合物形成第二个p型止穿层113。
在该实施方案中，在形成p+源/漏区101和n+源/漏区102之前离子注入掺杂剂，以在p+源/漏延伸区98和n+源/漏延伸区99的底部上分别形成第二个n型止穿层112和第二个p型止穿层113。
第二个p型止穿层113和第二个n型止穿层112同时作为沟道掺杂层和用于控制短沟道效应的止穿层。
最后，本发明的第六个优选实施方案的CMOSFET具有双止穿层结构。与单止穿层结构相比，具有双止穿层结构的CMOSFET具有优秀的穿通性能。
图12是根据本发明第七个优选实施方案制造的CMOSFET结构的横截面图。该CMOSFET结构与第六个优选实施方案的结构基本相同，不同之处是升高了源/漏区。后面将使用图10F和图11中使用的相同标号，并且略去对相同部分的详述。
参看图12，和第六个优选实施方案类似，pMOS区域具有包括第一个n型止穿层110和第二个n型止穿层112的双止穿层的结构，而nMOS区域也具有包括第一个p型止穿层111和第二个p型止穿层113的双止穿层的结构。另外，在p+源/漏区101和n+源/漏区102上附加生长有表面层，形成升高的源/漏区114和115。
本发明的第七个优选实施方案也具有通过癸硼烷离子注入技术形成的双止穿层结构，如上文所述，该结构提高了穿通能力。同时，该实施方案还包括抑制源/漏区的结电阻增加的升高的源/漏区。
在根据本发明的第1-7个优选实施方案制造nMOSFET和CMOSFET的过程中，RTA的最高温度限定为约600℃至约1000℃，随后的SRTA的最高温度也限定为约600℃至约1100℃，炉内退火工艺的最高温度限定为约300℃至约750℃。如上所述，RTA、SRTA和炉内退火工艺都是低热工艺，这是为了确保SSR掺杂曲线免遭在形成SSR表面沟道结构后进行后续工艺时由于过度的热工艺导致掺杂层中掺杂剂的扩散所造成的损害。
尽管本发明的第1-7个优选实施方案描述的是具有源/漏延伸区的半导体器件，但是，这些实施方案也适用于制造具有普通轻掺杂漏极(lightly dopeddrain)(LDD)结构的半导体器件。
通过上述本发明的优选实施方案，可以建立具有δ-掺杂曲线的超浅SSR表面沟道结构。因此，还降低了沟道长度小于100nm的器件的结电容。
还可以低成本地制造高功能的半导体器件，因为与通过使用低能量的硼离子注入技术的SSR掺杂方法相比，其产率提高。另外，本发明提供了控制由于随机掺杂剂诱导造成的栅电压(gate voltage)变化的作用，同时通过控制栅信号宽度小于100nm的沟道产生的短沟道效应而改善产率。
另外，沟道表面区域上的掺杂剂浓度可以减至沟道掺杂层的最大浓度的1/10。从而可以改善表面迁移率和激励电流性能。
最后，超浅SSR沟道的简单易造的结构能够进一步建立消耗低电压和功率的器件。
虽然借助某些优选实施方案对本发明作了描述，但是对于本领域普通技术人员来说，在不背离权利要求书限定的本发明的保护范围的情况下显然能够对本发明作出各种变化和改动。
权利要求
1.一种具有超浅超陡反向(后面称为SSR)表面沟道的半导体器件的制造方法，该方法包括下述步骤通过注入癸硼烷在半导体衬底的表面下形成沟道掺杂层；在沟道掺杂层上形成表面层；在表面层上相继形成栅介电层和栅极；通过排列在栅极边缘而形成比沟道掺杂层浅的源/漏延伸区；在栅极的侧面形成衬垫；和通过在衬底上进行离子注入排列在衬垫边缘上而形成比掺杂层深的源/漏区。
2.根据权利要求1所述的方法，其中，在形成沟道掺杂层后的步骤是在低于衬底熔点的温度下进行退火工艺；和在氢气气氛中进行表面处理工艺以去除沟道掺杂层上的天然氧化物层。
3.根据权利要求2所述的方法，其中，退火工艺是用快速热退火工艺或峰值快速热退火工艺进行的。
4.根据权利要求1所述的方法，其还包括在源/漏区上选择性地形成升高的源/漏区的步骤。
5.根据权利要求1所述的方法，在形成源/漏区的步骤后还包括在同时抑制沟道掺杂层的扩散和源/漏区的结点深度的加深的温度下进行活化退火工艺的步骤。
6.根据权利要求5所述的方法，其中，活化退火工艺选自在约600℃至约1000℃的温度下进行的快速热退火工艺、在约300℃至约750℃的温度下进行的炉内退火工艺或在约600℃至约1100℃的温度下进行的峰值快速热退火工艺。
7.根据权利要求1所述的方法，其中，沟道掺杂层的厚度是约10nm至约50nm。
8.根据权利要求1所述的方法，其中，形成的表面层厚度是约5nm至约30nm。
9.一种具有超浅超陡反向(后面称为SSR)表面沟道的半导体器件的制造方法，该方法包括下述步骤在半导体衬底中形成阱；通过注入癸硼烷离子在阱上的表面下形成第一个止穿掺杂层；在低于衬底熔点的温度下进行第一次退火工艺；在止穿掺杂层上形成表面层；在表面层上相继形成栅介电层和栅极；形成第一个排列在栅极的两边上的源/漏区；通过在阱中注入相同的掺杂剂而在第一个源/漏区下面形成第二个止穿掺杂层；形成与第一个源/漏区连接并且比第一个源/漏区深的第二个源/漏区；和为了激活第一个和第二个源/漏区中的掺杂剂，在能够抑制沟道掺杂层扩散的温度下进行第二次退火工艺。
10.根据权利要求9所述的方法，在形成阱的步骤后还包括形成导电场阑掺杂层的步骤，其中，用于场阑掺杂层的掺杂剂与阱中的掺杂剂相同。
11.根据权利要求9所述的方法，其中，第一次退火工艺选自快速热退火工艺或峰值快速热退火工艺。
12.根据权利要求9所述的方法，其中，第二次退火工艺选自在约600℃至约1000℃的温度下进行的快速热退火工艺、在约300℃至约750℃的温度下进行的炉内退火工艺或在约600℃至约1100℃的温度下进行的峰值快速热退火工艺。
13.根据权利要求1或9所述的方法，其中，相继形成栅介电层和栅极的步骤包括通过蚀刻形成栅极后的再氧化步骤。
14.根据权利要求13所述的方法，其中，再氧化步骤是用最高温度限定为约750℃至约950℃的快速热氧化技术进行的。
15.根据权利要求13所述的方法，其中，再氧化步骤是用最高温度限定为约650℃至约800℃的炉内热氧化技术进行的。
16.根据权利要求1或9所述的方法，其中，栅介电层是用任何一种选自硅热氧化物层、氮化的氧化硅层、高k介电层或硅热氧化物层与高k介电层的堆叠层的层形成的。
17.根据权利要求16所述的方法，其中，硅热氧化物层是在约650℃至约750℃的温度下形成的；其中，氮化的氧化硅层是在约650℃至约750℃的温度下形成的，然后用氮等离子体或氨等离子体法加工，以形成氮化的氧化硅层；其中，高k介电层是通过在约300℃至约650℃的温度范围内进行的沉积工艺和随后进行的选自在约400℃至约700℃的温度范围内进行的炉内退火工艺或在约600℃至约800℃的温度范围内进行的快速热退火工艺形成的。
18.根据权利要求9所述的方法，其中，在第二个源/漏区上进行选择性外延生长，以形成第三个源/漏区。
全文摘要
本发明提供一种具有超浅超陡反向表面沟道的半导体器件的制造方法，该方法能够克服当使用具有难以得到足够大的离子束电流和延长工艺时间这些缺点的超低能量离子注入技术时可用能量的限制，并且能够提高生产率。本发明包括一种具有超浅超陡反向(后面称为SSR)表面沟道的半导体器件的制造方法，该方法包括下述步骤通过注入癸硼烷在半导体衬底的表面下形成沟道掺杂层；在沟道掺杂层上形成表面层；在表面层上相继形成栅介电层和栅极；通过排列在栅极边缘上而形成比沟道掺杂层浅的源/漏延伸区；在栅极的侧面上形成衬垫；和通过利用在衬底上进行离子注入排列在衬垫边缘上而形成比沟道掺杂层深的源/漏区。
文档编号H01L21/336GK1458675SQ0310252
公开日2003年11月26日 申请日期2003年2月10日 优先权日2002年5月18日
发明者孙容宣, 朱晟栽 申请人:海力士半导体有限公司