专利名称：形成接触孔的方法
技术领域：
本发明有关一种半导体元件工艺技术(semiconductor-device-process-technology)，且特别有关一种在半导体元件工艺技术中制作接触孔(contact/via)的方法。
背景技术：
随着半导体元件的应用日趋广泛，工艺技术也越来越精密及复杂化，为了能够在有限的芯片表面上制作足够的金属内连线及增加电路的集成度，目前大多采用多层内连线的立体结构方式，以完成各个元件的连接，且在导电层之间以介电层来作为隔离各金属内连线的介电材料，以避免元件之间产生非预期性的导通。在多重内连导线的工艺中，除了需制作各层导线图案之外，更需藉助接触孔(contact/via)，以作为元件接触区与导线之间，或是多层导线之间联系的通道。
当集成电路的密度增加，元件的设计法则(design rule)也越趋细密。近年来随着工艺线宽的缩小，接触孔的尺寸也越来越小，然而，为了提供内连线足够低的阻值，一般都不会将接触孔的深度变小，这样一来，却使得接触孔的长径比(aspect ratio)急速地增加。因此，如何形成覆盖能力良好的接触电极便成了工艺上的重要课题。
图1a～1d显示现有技术中制作接触孔与阻挡金属的部分工艺。图1a显示在一半导体衬底10上依序形成第一介电层12与第二介电层14。介电层的材料有很多种，在此一较佳实施例中，第二介电层14的材料为氮化硅；而第一介电层12的材料为氧化硅，其可用来避免内层介电层14的掺杂剂扩散到衬底10。
接着，请参照图1b，以一光致抗蚀剂图案18作为掩模，蚀刻第一介电层12与第二介电层14以形成一接触孔16，请参照图1c。在此处，以湿蚀刻的方式蚀刻第一介电层12与第二介电层14。由于湿蚀刻是一各向同性蚀刻，且第一介电层12与第二介电层14在湿蚀刻过程中蚀刻速率不同，所以不仅在所希望的垂直方向(vertical)进行，而且在横向方向(1ateral)也同样发生，此时在第一介电层12与第二介电层14的界面，极易有底切(undercut)现象产生，会在接触孔16中产生一突出物30。
之后，溅镀一层金属阻挡层在接触孔的侧壁与底部。然而，如图1d所示，接触孔16内的突出物30却使得金属层20的溅镀非常困难，特别是在凹陷处的阶梯覆盖(step coverage)程度最差。此种阻挡层覆盖不足的现象将会导致接触电阻上升，而且造成接触电极的电性不稳。为了使接触孔的工艺技术臻于完善，实有必要针对上述问题谋求改善的途径。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种形成接触孔的方法，运用湿蚀刻的特性形成一较佳的接触孔开口(contact/via hole)结构，增加次层金属层的覆盖(coverage)能力，减少元件断线或是阻抗的增加，且其免除现有技术易发生底切(undercut)及缺角(notch)等问题。
为实现上述目的，本发明所述的形成接触孔的方法，其形成至少包括以下步骤提供一衬底，且该衬底已完成半导体元件的制作；于上述衬底上依序形成具有不同蚀刻速率的第一介电层与第二介电层；于上述第二介电层上形成具有与上述第二介电层不同蚀刻速率的第三介电层；在上述第三介电层上，形成一定义图案的光致抗蚀剂层及以上述光致抗蚀剂层为掩模，以一蚀刻工序去除未被该光致抗蚀剂层所覆盖的部分的第一介电层、第二介电层及第三介电层，直至裸露出该衬底，以形成一接触孔开口。
本发明还关于另一形式的形成接触孔的方法，其形成至少包括以下步骤提供一衬底，在上述衬底形成第一介电层；于上述第一介电层上形成未掺杂的第二介电层；于上述第二介电层上形成一具有掺杂的第三介电层；在上述第三介电层上，形成一图案化的掩模层；以及以一蚀刻工序去除未被该掩模层所覆盖的部分的第一介电层、第二介电层及第三介电层，直至裸露出该衬底，以形成一接触孔开口。
本发明的特征在于增加一层第三介电层作为覆盖层(cap layer)，藉由第一介电层、第二介电层及第三介电层其在上述的蚀刻工序中，各层蚀刻速率的不同，以得到一较佳的接触孔开口(contact/via hole)结构，以增加次层金属层的覆盖(coverage)能力，减少元件断线或是阻抗的增加。利用本发明所述的方法可形成如图2a所示的两侧渐窄(taper)的接触孔开口，也可以形成如图2b图所示的一底部(bottom)较窄的接触孔开口。
本发明所形成的较佳接触孔开口结构，是具有一两侧渐窄(taper)的接触孔开口(contact/via hole)，其特征在于第一介电层底部开口距离d1小于第一介电层表面开口距离d2，而第一介电层表面开口距离d2小于第二介电层表面开口距离d3，且第二介电层表面开口距离d3小于第三介电层表面开口距离d4。
本发明的另一特征是本发明所述的具有不同蚀刻速率的第一介电层、第二介电层及第三介电层，在本发明所述的蚀刻工序中，第一介电层的蚀刻速率大于第二介电层的蚀刻速率，而第三介电层其蚀刻速率也大于第二介电层的蚀刻速率。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下，图中图1a～1d为一系列剖面图，用以说明现有制作接触孔的流程；图2a～2b为本发明优选实施例可形成的接触孔剖面图；以及图3a～3d为一系列剖面图，用以说明本发明一优选实施例制作接触孔的流程。
附图中的附图标记说明如下10衬底； 12第一介电层；14第二介电层；16接触孔；18光致抗蚀剂图案层； 20金属层；30突出物；100衬底；102第一介电层； 104第二介电层；106第三介电层； 108接触孔；110光致抗蚀剂图案层； 120金属层；d1第一介电层底部开口距离；d2第一介电层表面开口距离；d3第二介电层表面开口距离；d4第三介电层表面开口距离。
具体实施例方式
以下将配合附图详细说明本发明的优选实施例。
请参照图3a，其显示本实施例的起始步骤。本发明的方法适用于一衬底100，例如是一硅晶片或是液晶显示器中具有晶体管一侧的衬底，其上方可以形成任何所需的半导体元件，例如MOS晶体管、薄膜晶体管(例如非晶硅薄膜晶体管、低温多晶硅薄膜晶体管及有机薄膜晶体管)、电阻、逻辑元件、或其它的有源或无源元件等，不过此处为了简化附图，仅以平整的基板表示。在本发明的叙述中，“衬底”一词包括半导体晶片上已形成的元件与覆盖在晶片上的各种涂膜。
首先，在衬底上覆盖一层第一介电层102，厚度可为约1000～6000埃。此第一介电层可选自硅的氮化物、硅的氧化物、硅的氮氧化物、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃及其组合物所组成的组中，在此可为氧化硅层。此第一介电层的沉积方式可利用热氧化法、化学气相沉积法、旋涂玻璃法或是高密度等离子体法。
接下来，依序形成具有不同蚀刻速率的第二介电层104与第三介电层106于第一介电层102上，第二介电层104与第三介电层106可选自硅的氮化物、硅的氧化物、硅的氮氧化物、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃及其组合物所组成的组中。形成的方法可为化学气相沉积法、旋涂玻璃法或是高密度等离子体法。由以下叙述可知，为了形成具有两侧渐窄的结构，本发明需要使第三介电层(上层)106的蚀刻速率大于第二介电层(下层)104，且第三介电层106与第二介电层104的性质最好差不多。因此，第三介电层106的优选材料可为掺杂的氮化物(doped nitride)，且第二介电层104的优选材料可为未掺杂的氮化物(undoped nitride)。同样也可以是第二介电层104为四乙氧基硅烷(TEOS)氧化层，第三介电层106为硼磷-四乙氧基硅烷(BP-TEOS)氧化层。上述第二介电层的厚度可介于200至1500埃之间，而上述第三介电层的厚度可介100至1500埃之间。
接着，请参照图3b，形成一光致抗蚀剂图案层110于第三介电层上，以此光致抗蚀剂图案层110为掩模，以一蚀刻工序去除未被该光致抗蚀剂层110所覆盖的部分的第一介电层102、第二介电层104及第三介电层106，直至裸露出该衬底100，以形成一接触孔开口108，请参照图3c。此处，上述蚀刻工序，对于各层介电层分别具有不同的湿式蚀刻速率，且对第一介电层102的蚀刻速率要大于对第二介电层104的蚀刻速率、对于第三介电层106的蚀刻速率要大于第二介电层104的蚀刻速率，才可形成具有一两侧渐窄(taper)的接触孔开口108，其结构具有第一介电层底部开口距离d1小于第一介电层表面开口距离d2，而第一介电层表面开口距离d2小于第二介电层表面开口距离d3，且第二介电层表面开口距离d3小于第三介电层表面开口距离d4。
在接触孔(contact/via)的蚀刻中，一般使用干式蚀刻或是湿式蚀刻来进行。但是在具有多层结构的接触孔蚀刻中(尤其是具有氧化硅介电层的结构)，若是单以干蚀刻来进行，则很容易发生光致抗蚀剂燃烧(burning)的现象；但是若单以湿蚀刻来进行，线宽的控制较不精密，且由于各层蚀刻速率不同，蚀刻条件不易控制，容易产生如底切(undercut)等结构缺陷发生。
为解决上述现象发生，本发明接连使用一干蚀刻及一湿蚀刻做为蚀刻工序。首先利用干蚀刻对介电层进行蚀刻，在蚀刻的过程中，此干蚀刻可以蚀刻至第一介电层中(未露出基板)，或是蚀刻至露出基板。干蚀刻目的在于进行一各向异性蚀刻以露出一缺口，以利于控制后续的湿蚀刻对不同蚀刻速率的各层来进行蚀刻，达到易于控制接触孔开口108轮廓的目的。所使用的干蚀刻工序，可包括利用反应离子蚀刻(reactive ion etch，RIE)的干蚀刻法，所使用的蚀刻气体可为含氟碳的气体，如四氟化碳(CF4)、三氟甲烷(CHF3)、六氟乙烷(C2F6)、八氟环丁烷(C4F8)及二氟甲烷(CH2F2)，亦可使用六氟化硫(SF6)当作氟的来源气体。所使用的湿蚀刻工序，可以是浸没于适当的化学溶液中，或是将化学溶液喷洒至其上。对于掺杂或未掺杂的硅氮化物，可以使用经加热的磷酸(phosphoric acid)来进行蚀刻，热磷酸对于掺杂或未掺杂的硅氮化物的蚀刻速率有所不同，一般而言热磷酸对于未掺杂的硅氮化物的蚀刻速率较掺杂的硅氮化物的蚀刻速率来的慢。对于硅氧化物的蚀刻，可以使用氢氟酸(hydrofluoric acid)或是BOE缓冲溶液(氢氟酸与氟化氨(ammonium flouide)的混合溶液)。上述蚀刻工序对于如第三介电层与第二介电层的蚀刻速率比约在100比1至2比1之间。
此蚀刻步骤可进行到第一介电层102下的衬底100，也就是以该衬底作为蚀刻停止层。上述接触孔开口108可露出一下层内连线或是露出一元件接触区。最后，去除做为蚀刻的光致抗蚀剂图案层110，请参照图3d，形成一具有两侧渐窄(taper)接触孔开口108。如此一来，后续沉积的金属层120将有更好的阶梯覆盖率。
综上所述，本发明提出一种形成接触孔的方法以改善后续沉积的膜层的阶梯覆盖率。藉由本发明的方法可以增加次层金属层的覆盖(coverage)能力，有效避免现有技术中因为阶梯覆盖不良所导致的元件断线或是阻抗增加的问题，并确保元件具有高可靠度的接触。
虽然本发明已以优选实施例公开如上，但是其并非用以限定本发明，在不脱离本发明的精神和范围内，本领域技术人员可作些许的更动与润饰，因此本发明的保护范围应以所附权利要求所确定的为准。
权利要求
1.一种形成接触孔的方法，至少包括下列步骤提供一衬底，在上述衬底上依序形成具有不同蚀刻速率的第一介电层与第二介电层；于上述第二介电层上形成具有与上述第二介电层不同蚀刻速率的第三介电层；于上述第三介电层上形成一图案化的掩模层；以及以一蚀刻工序去除未被该掩模层所覆盖的部分的第一介电层、第二介电层及第三介电层，直至裸露出该衬底，以形成一接触孔开口。
2.如权利要求1的方法，其中上述衬底是一液晶显示器中具有晶体管一侧的衬底。
3.如权利要求1的方法，其中上述衬底是一半导体元件衬底。
4.如权利要求1的方法，其中上述蚀刻工序以上述衬底作为蚀刻停止层。
5.如权利要求1的方法，其中上述接触孔开口露出一下层内连线。
6.如权利要求1的方法，其中上述接触孔开口露出一元件接触区。
7.如权利要求1的方法，其中上述第一介电层、第二介电层及第三介电层分别选自硅的氮化物、硅的氧化物、硅的氮氧化物、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃及其组合物所组成的组中，且在上述蚀刻工序中第一介电层其蚀刻速率大于第二介电层的蚀刻速率、第三介电层其蚀刻速率大于第二介电层的蚀刻速率。
8.如权利要求7的方法，其中在上述蚀刻工序对第三介电层与第二介电层的蚀刻速率比约在100比1至2比1之间。
9.如权利要求1的方法，其中上述蚀刻工序包括干蚀刻及湿蚀刻，以接连的顺序完成。
10.如权利要求1的方法，其中上述第一介电层的厚度介于1000至6000埃之间。
11.如权利要求1的方法，其中上述第二介电层的厚度介于200至1500埃之间。
12.一种形成接触孔的方法，至少包括下列步骤提供一衬底，在上述衬底上形成第一介电层；于上述第一介电层上形成未掺杂的第二介电层；于上述第二介电层上形成一具有掺杂的第三介电层；在上述第三介电层上，形成一图案化的掩模层；以及以一蚀刻工序去除未被该掩模层所覆盖的部分的第一介电层、第二介电层及第三介电层，直至裸露出该衬底，以形成一接触孔开口。
13.如权利要求12的方法，其中上述衬底是一液晶显示器中具有晶体管一侧的衬底。
14.如权利要求12的方法，其中上述衬底是一半导体元件衬底。
15.如权利要求12的方法，其中上述蚀刻工序以上述衬底作为蚀刻停止层。
16.如权利要求12的方法，其中第一介电层为氧化硅化合物。
17.如权利要求12的方法，其中第二介电层为未掺杂的氮化硅化合物。
18.如权利要求12的方法，其中第三介电层为掺杂的氮化硅化合物。
19.如权利要求12的方法，其中上述接触孔开口露出一下层内连线。
20.如权利要求12的方法，其中上述接触孔开口露出一元件接触区。
21.如权利要求12的方法，其中在上述蚀刻工序对第三介电层与第二介电层的蚀刻速率比约在100比1至2比1之间。
22.如权利要求12的方法，其中上述蚀刻工序包括干蚀刻及湿蚀刻，以接连的顺序完成。
23.如权利要求12的方法，其中上述第一介电层的厚度介于1000至6000埃之间。
24.如权利要求12的方法，其中上述第二介电层的厚度介于200至1500埃之间。
全文摘要
本发明公开了一种接触孔的制造方法。首先提供一衬底，在上述衬底上依序形成具有不同蚀刻速率的第一介电层、第二介电层及第三介电层。接着，在上述第三介电层上，形成一图案化的掩模层。以一蚀刻工序去除未被该掩模层所覆盖的部分的第一介电层、第二介电层及第三介电层，直至裸露出该衬底，以形成一接触孔开口。本发明的目的在于提供一个较佳的接触孔开口结构，增加次层金属层的覆盖能力，以减少元件断线或是阻抗的增加。
文档编号H01L21/02GK1525533SQ0310632
公开日2004年9月1日 申请日期2003年2月24日 优先权日2003年2月24日
发明者廖子毅, 许建宙 申请人:友达光电股份有限公司