专利名称：静态随机存取存储单元结构及其制造方法
技术领域：
本发明涉及一种存储器组件，且特别是涉及一种静态随机存取存储单元结构及其制造方法。
背景技术：
当半导体进入深次微米(Deep Sub-Micron)的制作工艺时，组件的尺寸逐渐缩小，对于存储器组件而言，也就是代表存储单元尺寸愈来愈小。另一方面，随着信息电子产品(如计算机、移动电话、数字相机或个人数字助理(Personal Digital Assistant，PDA))需要处理、储存的数据日益增加，在这些信息电子产品中所需的存储器容量也就愈来愈大。对于这种尺寸变小而存储器容量却需要增加的情形，如何制造尺寸缩小、高积集度，又能兼顾其质量的存储器组件是产业的一致目标。
随机存取存储器(Random Access Memory，RAM)为一种挥发性的(volatile)存储器，而广泛的应用于信息电子产品中。一般而言，随机存取存储器包括静态随机存取存储器(Static Random Access Memory，SRAM)与动态随机存取存储器(Dynamic Random Access Memory，DRAM)。
SRAM为以存储单元(memory cell)内晶体管之导电状态来储存数字讯号，依照设计的方式，现有的SRAM存储单元可以由四个晶体管与两个电阻(4T2R)组成或是由六个晶体管(6T)所构成。DRAM则是以存储单元内电容之带电荷(Charging)状态来储存数字讯号，依照设计的方式，DRAM存储单元通常是一个晶体管与一个电容器(包括堆栈式电容器或是深沟渠式电容器)所构成。
SRAM对于数据处理之速度较快，且其制作工艺可与互补式金氧半导体晶体管(Complementary Metal Oxide Semiconductor，CMOS)的制作工艺整合在一起。因此，SRAM之制作工艺较为简便。然而，SRAM之缺点为存储单元所占的面积大(以现有制作工艺技术而言，具有六个晶体管的SRAM之存储单元尺寸(cell size)会是DRAM之存储单元尺寸的10至16倍大。)，而无法有效提高集积度。另一方面，虽然DRAM之存储单元所占据的面积较SRAM所占据的面积小，但是DRAM需要制作电容器，所以其制作工艺较SRAM的制作工艺较为复杂且成本也会较高。
近年来，业界提出一种1T-SRAM(亦即所谓pseudo-SRAM)，其系在维持原来SRAM的外围电路架构的情况下，以DRAM的存储单元(1T1C)取代SRAM存储单元(6T或4T2R)，达到缩小存储单元尺寸与高集积度的目的，同时维持SRAM免数据更新(refresh)及低随机存取周期的优点。因此，1T-SRAM可以成为传统静态随机存取存储器与动态随机存取存储器的替代方案。
然而，目前业界通常是以DRAM之制作工艺(如美国专利US6468855号案、美国专利US6573548号案)来制作1T-SRAM，而具有其制作工艺复杂、制造成本较高的问题点。
发明内容
有鉴于此，本发明的目的就是在于提供一种静态随机存取存储单元结构及其制造方法，其制作工艺步骤简单，可以增加组件集积度与减少制作工艺成本。
本发明提出一种静态随机存取存储单元结构，包括设置有组件隔离结构，以定义出有源区之基底，其中在有源区中具有第一开口、设置于基底之有源区上的晶体管，且此晶体管之源极区与第一开口相连接、设置于第一开口上之上电极，此上电极并填满第一开口与设置于上电极与基底之间的电容介电层。
在上述之静态随机存取存储单元结构中，在组件隔离结构中更具备有第二开口，此第二开口暴露出部分组件隔离结构侧壁之基底。且上电极包括设置于第二开口上并填满第二开口。
在上述之结构中，由于在有源区中设置第一开口，并将上电极设置于此开口中，因此上电极与下电极之间所夹的面积可以增加，而可以增加储存电容。此外，若在组件隔离结构中更设置有暴露出部分组件隔离结构侧壁之基底的第二开口，则可以使储存电容更为增加，并且可以缩小组件尺寸。
本发明又提供一种静态随机存取存储单元结构，包括设置有组件隔离结构，以定义出有源区之基底，其中在有源区中具有一开口，且此开口部分位于组件隔离结构中、设置于开口中之下电极、设置于开口上之上电极，此上电极并填满开口、设置于上电极与下电极之间的电容介电层与设置于基底之有源区上之晶体管，且此晶体管之一源极区电性连接下电极。
在上述之结构中，由于在基底中设置部分位于有源区中，且部分位于组件隔离结构中之开口，并将上电极设置于此开口中，上电极与下电极之间所夹的面积增大，因此与平面结构之电容器相比，可以增加电容3～4倍。而且，部分上电极设置于组件隔离结构中，因此可以缩小组件尺寸。
本发明再提供一种静态随机存取存储单元结构，包括设置有组件隔离结构，以定义出第一有源区与第二有源区之基底，其中在第一有源区与第二有源区之间的组件隔离结构具有一开口暴露出部分组件隔离结构侧壁之基底、分别设置于基底之第一有源区与第二有源区上之第一晶体管与一第二晶体管，且第一晶体管与第二晶体管之源极区分别与开口相连接、设置于开口上，并填满开口之上电极与设置于上电极与基底之间的电容介电层。
在上述之静态随机存取存储单元结构中，于组件隔离结构底部的基底中设置有隔离掺杂区，以增强组件隔离效果。而且，由于在组件隔离结构中设置开口，并将上电极设置于此开口中，使得上电极与下电极之间所夹的面积增大，因此与平面结构之电容器相比，可以增加电容2～4倍。此外，由于上电极设置于组件隔离结构中，因此可以缩小组件尺寸。
本发明提供一种静态随机存取存储单元的制造方法，此方法系先于基底中形成组件隔离结构，以定义出有源区。接着于基底中形成位于有源区中之第一开口后，于基底上形成介电层，并于第一开口中形成电容介电层。然后，于基底上形成栅极，并于第一开口上形成上电极，此上电极填满第一开口。之后，以栅极与上电极为罩幕于基底中形成源极/漏极区。
在上述之方法中，于基底中形成第一开口之步骤中，还包括于组件隔离结构中形成暴露出部分该组件隔离结构侧壁之基底的第二开口。而且，于基底上形成介电层，并于开口中形成电容介电层之步骤中，还包括于第二开口中形成电容介电层。另外，于基底上形成栅极，并于第一开口上形成上电极之步骤中，还包括形成填满第二开口之上电极。
在上述之方法中，于基底中形成第一开口之步骤中，也可使第一开口部分位于组件隔离结构中。而且，于基底中形成第一开口之步骤之后与于基底上形成介电层，并于第一开口中形成电容介电层之步骤之前，也可于第一开口中形成下电极。
在上述方法中，由于在有源区上形成有第一开口，且上电极系形成于此第一开口上，并填满此第一开口，因此上电极与下电极之间所夹的面积可以增大，而可以增加储存电容。
而且，若在组件隔离结构中形成有第二开口，并使电容介电层与上电极也形成于此第二开口中，可以更为增加储存电容。其中，第一开口与第二开口是在同一制作工艺中形成的，因此制作工艺步骤并不会增加。
此外，若形成的第一开口有一部分位于组件隔离结构中，则不但可以增加储存电容，也可以缩小组件尺寸。
另外，晶体管之栅极与电容器的上电极系同时形成的，因此可以简化制作工艺，进而降低成本。
本发明提供一种静态随机存取存储单元的制造方法，此方法是先于基底中形成组件隔离结构，以定义出第一有源区与第二有源区。接着，于第一有源区与第二有源区之间的组件隔离结构中形成一开口，此开口暴露出部分组件隔离结构侧壁之基底。于基底上形成介电层，并于开口中形成电容介电层后，于基底上形成第一栅极与第二栅极，并于开口上形成填满开口之上电极。然后，以第一栅极、第二栅极与上电极为罩幕，于基底中形成源极/漏极区。
在上述方法中，于第一有源区与第二有源区之间的组件隔离结构中形成开口之步骤之后与于基底上形成介电层，并于开口中形成电容介电层之步骤之前，可于开口所暴露之组件隔离结构底部形成隔离掺杂区。而且，于第一有源区与第二有源区之间的组件隔离结构中形成开口之步骤中，还包括使第一开口部分位于第一有源区与第二有源区中。
在上述方法中，于组件隔离结构中形成开口，并于此开口中形成上电极，使得上电极与下电极之间所夹的面积增大，因此与平面结构之电容器相比，可以增加电容2～4倍。而且，上电极系形成于组件隔离结构中，且第一晶体管与第二晶体管所连接的电容器共享一个上电极，因此可以缩小组件尺寸。
而且，第一晶体管、第二晶体管与电容器的上电极系同时形成的，因此可以简化制作工艺，进而降低成本。
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下图1A与图1B为分别绘示依照本发明第一实施例的一种静态随机存取存储单元结构之上视图及剖面图。
图2A至图2D为本发明第一实施例之制造流程剖面图。
图3A与图3B为分别绘示依照本发明第二实施例的一种静态随机存取存储单元结构之上视图及剖面图。
图4A至图4D为本发明第二实施例之制造流程剖面图。
图5A与图5B为分别绘示依照本发明第三实施例的一种静态随机存取存储单元结构之上视图及剖面图。
图6A至图6D为本发明第三实施例之制造流程剖面图。
图7A与图7B为分别绘示依照本发明第四实施例的一种静态随机存取存储单元结构之上视图及剖面图。
图8A至图8D为本发明第四实施例之制造流程剖面图。
附图标记说明100、200、300、400基底102、202、302、402组件隔离结构104、204、304、404a、404b有源区106、206a、206b、306、406开口108、208、308、408N型井区110、210、310、410a、410b存取晶体管111a、211a、311a、411a淡掺杂区111b、211b、311b、411b浓掺杂区112a、212a、312a、412a’、412a”源极区112b、212b、312b、412b’、412b”漏极区114、126、214、226、314、326、414、426a、426b栅极115、215、315、415a、415b通道区(下电极)116、124、216、224、316、324、416、424a、424b栅介电层118、218、318、418储存晶体管120、220、320、420介电层122、222、322、422导体层
128、228、328、428间隙壁具体实施方式
第一实施例图1A与图1B为分别绘示依照本发明第一实施例的一种静态随机存取存储单元结构之上视图及剖面图。其中图1B为图1A中沿A-A’线之剖面图。
请同时参照图1A与图1B，本发明之静态随机存取存储单元结构包括基底100、存取晶体管110与储存晶体管118。
此基底100例如是P型硅基底，在此基底100中例如设置有N型井区108。而且，在基底100中设置有组件隔离结构102，以定义出有源区104，此有源区104中具有一开口106。
存取晶体管110例如是设置于基底100之有源区106上。存取晶体管110例如是由栅极126、栅介电层124、源极区112a、漏极区112b所构成。晶体管110之源极区112a与开口106相连接。晶体管110例如是P通道金氧半导体晶体管(PMOS)。
储存晶体管118例如是设置于开口106上，并填满开口106。储存晶体管118之栅极114作为储存电容器之上电极，且部分栅极114例如是会延伸至有源区104与组件隔离结构102。储存晶体管118例如是设置于栅极114与基底100之间。栅介电层116系作为储存电容器之电容介电层。栅介电层116之材质包括氧化硅、氮氧化硅、或氧化硅/氮化硅/氧化硅等。储存晶体管118之通道区115系作为电容器之下电极。而且，储存晶体管118与存取晶体管110共享源极区112a。
在上述之结构中，由于在有源区104中设置开口106，并将储存晶体管118设置于此开口106中，因此栅极114(上电极)114与通道区115(下电极)之间所夹的面积可以增加。本实施例之电容器与平面结构之电容器相比，可以增加电容2～4倍，并且可以缩小组件尺寸。
图2A至图2D为本发明第一实施例之制造流程剖面图。图2A至图2D为图1A中沿A-A’线之剖面图。在图2A至图2D中，构件与图1A、图1B相同者，给予相同之标号并省略其说明。
首先，请参照图2A，提供一基底100，此基底100例如是P型硅基底。接着，于此基底100中形成N型井区108。然后，于基底100中形成组件隔离结构102，以定义出有源区104。组件隔离结构102的形成方法例如是浅沟渠隔离法(Shallow Trench Isolation，STI)或局部区域热氧化法(LocalOxidation，LOCOS)。
然后，于基底100中形成开口106，此开口106例如是位于有源区104中，且开口106和组件隔离结构102之间具有一段距离。开口106之形成方法例如是微影蚀刻法。
接着，请参照图2B，于基底100上形成一层介电层120。介电层120之材质例如是氧化硅，其形成方法例如是热氧化法。当然，介电层120之材质也可以是氧化硅/氮化硅/氧化硅。然后，于介电层120上形成一层导体层122，此导体层122之材质例如是掺杂多晶硅，其形成方法例如是化学气相沉积法。
接着，请参照图2C，图案化导体层122与介电层120，以形成栅极124、栅介电层126、栅极114(上电极)与栅介电层116(电容介电层)。其中栅极114(上电极)填满开口106，且一部份的栅极114(上电极)覆盖于组件隔离结构102上。图案化导体层122与介电层120之方法例如是微影蚀刻法。
之后，请参照图2D，以栅极126、栅极114(上电极)为罩幕，于基底100中注入掺质而形成淡掺杂区111a。注入掺质之方法例如是离子注入法，注入之掺质例如是P型离子。接着，于栅极126、栅极114(上电极)之侧壁形成间隙壁128。间隙壁128之形成方法例如是先在基底100上沉积一层绝缘层(未图示)，然后，再以各向异性蚀刻法回蚀以形成之。然后，以具有间隙壁128之栅极126、栅极114(上电极)为罩幕，于基底100中注入掺质而形成浓掺杂区111b。注入掺质之方法例如是离子注入法，注入之掺质例如是P型离子。其中淡掺杂区111a、浓掺杂区111b构成源极区112a与漏极区112b。而栅极126、栅介电层124、源极区112a与漏极区112b构成存取晶体管110。栅极114(上电极)、栅介电层116(电容介电层)、源极区112a构成储存晶体管118，而储存晶体管118之通道区115则作为下电极。因此，栅极114(上电极)、栅介电层116(电容介电层)、通道区115(下电极)构成电容器。之后，完成1T-SRAM之制作工艺为本领域的技术人员所周知，在此不再赘述。
依照本发明实施例所述，本发明于有源区104中形成有开口106，并将储存晶体管118设置于此开口106中，因此栅极114(上电极)与通道区115(下电极)之间所夹的面积可以增加，而可以增加储存电容。而且本实施例之电容器与现有平面结构之电容器相比，可以增加电容2～4倍，并且可以缩小组件尺寸。
而且，存取晶体管110与作为电容器的储存晶体管118同时形成的，因此可以简化制作工艺，进而降低成本。
第二实施例图3A与图3B为分别绘示依照本发明第二实施例的一种静态随机存取存储单元结构之上视图及剖面图。其中图3B为图3A中沿B-B’线之剖面图。
请同时参照图3A与图3B，本发明的静态随机存取存储单元结构包括基底200、存取晶体管210与储存晶体管218。
此基底200例如是P型硅基底，在此基底200中例如设置有N型井区208。而且，在基底200中设置有组件隔离结构202，以定义出有源区204。此有源区204中具有开口206a；在组件隔离结构202中具有开口206b，开口206b暴露出部分组件隔离结构202侧壁之基底200。
存取晶体管210例如是设置于基底200之有源区204上，且存取晶体管210之源极区212a与开口206a相连接。存取晶体管210例如是P通道金氧半导体晶体管(PMOS)。
储存晶体管218例如是设置于开口206a与开口206b上，并填满开口206与开口206b。储存晶体管218之栅极214作为储存电容器之上电极，且栅极214覆盖部分有源区204与组件隔离结构202。储存晶体管218之栅介电层216例如是设置于栅极214与基底200之间。栅介电层216系作为储存电容器之电容介电层。栅介电层216之材质包括氧化硅、氮氧化硅、或氧化硅/氮化硅/氧化硅等。储存晶体管218之通道区215作为电容器之下电极。储存晶体管218与存取晶体管210共享源极区212a。
在上述之结构中，由于在有源区204与组件隔离结构中分别设置有开口206a、开口206b，且储存晶体管218设置于此开口206a、开口206b上，并填满开口206a、开口206b，因此栅极214(上电极)与通道区215(下电极)之间所夹的面积可以增大，而可以增加储存电容。而且本实施例之电容器与第一实施例之电容器相比，可以更为增加储存电容。
图4A至图4D为本发明第一实施例之制造流程剖面图。图4A至图4D为图3A中沿B-B’线之剖面图。在图4A至图4D中，构件与图3A、图3B相同者，给予相同之标号并省略其说明。另外，图4B至图4D之步骤与图2B至图2D之步骤相似，为简化起见，只针对与图2B至图2D之步骤不同者做说明。
首先，请参照图4A，提供一基底200，此基底200例如是P型硅基底。接着，于此基底200中形成N型井区208。然后，于基底200中形成组件隔离结构202，以定义出有源区204。组件隔离结构202的形成方法例如是浅沟渠隔离法(Shallow Trench Isolation，STI)或局部区域热氧化法(LocalOxidation，LOCOS)。
然后，于基底200中形成开口206a与开口206b。开口206a例如是位于有源区204中，且开口206a和组件隔离结构202之间具有一段距离。开口206b例如是位于组件隔离结构202中，且开口206b暴露出部分组件隔离结构202侧壁之基底200。开口206a与开口206b之形成方法例如是微影蚀刻法。
接着，请参照图4B，依序于基底200上形成一层介电层220与一层导体层222。其中，导体层222至少填满开口206a与开口206b。
接着，请参照图4C，图案化导体层222与介电层220，以形成栅极224、栅介电层226、栅极214(上电极)与栅介电层216(电容介电层)。其中栅极214(上电极)填满开口206a与开口206b，且栅极214(上电极)覆盖部分有源区204与部分组件隔离结构202上。图案化导体层222与介电层220的方法例如是微影蚀刻法。
之后，请参照图4D，于基底200中形成源极区212a与漏极区212b，并于栅极226、栅极214(上电极)之侧壁形成间隙壁228。其中，源极区212a与漏极区212b例如是由淡掺杂区211a、浓掺杂区211b所构成。栅极226、栅介电层226与源极区212a与漏极区212b构成存取晶体管210。栅极214(上电极)、栅介电层216(电容介电层)、源极区212a构成储存晶体管218，而储存晶体管218之通道区215则作为下电极。因此，栅极214(上电极)、栅介电层216(电容介电层)、通道区215(下电极)构成电容器。之后，完成1T-SRAM之制作工艺为本领域的技术人员所周知，在此不再赘述。
依照本发明实施例所述，本发明由于在有源区204与组件隔离结构中分别形成有开口206a、开口206b，且储存晶体管218系形成于此开口206a、开口206b上，并填满开口206a、开口206b，因此栅极214(上电极)与通道区215(下电极)之间所夹的面积可以增大，而可以增加储存电容。而且本实施例之电容器与第一实施例之电容器相比，可以更为增加储存电容。
而且，存取晶体管210与作为电容器的储存晶体管218同时形成的，因此可以简化制作工艺，进而降低成本。而且，开口206a、开口206b也是在同一制作工艺中形成的，因此制作工艺步骤并不会增加。
第三实施例图5A与图5B为分别绘示依照本发明第三实施例的一种静态随机存取存储单元结构之上视图及剖面图。其中图5B为图5A中沿C-C’线之剖面图。
请同时参照图5A与图5B，本发明之静态随机存取存储单元结构包括基底300、存取晶体管310与储存晶体管318。
此基底300例如是P型硅基底，在此基底300中例如设置有N型井区308。而且，在基底300中设置有组件隔离结构302以定义出有源区304。在基底300中具有一开口306，此开口306部分位于有源区304中，且部分位于组件隔离结构302中。
存取晶体管310例如是设置于基底300之有源区306上，且存取晶体管310的源极区312a与开口306相连接。存取晶体管310例如是P通道金氧半导体晶体管(PMOS)。
下电极315设置于开口306表面。储存晶体管318例如是设置于开口306上，并填满开口306。储存晶体管318之栅极314作为储存电容器之上电极，且部分栅极314例如是会延伸至有源区304与组件隔离结构302。储存晶体管318之栅介电层316例如是设置于栅极314(上电极)与下电极315之间。栅介电层316系作为储存电容器之电容介电层。栅介电层316之材质包括氧化硅、氮氧化硅、或氧化硅/氮化硅/氧化硅等。下电极315为储存晶体管318之通道区315。储存晶体管318与存取晶体管310共享源极区312a。
在上述之结构中，由于在基底300中设置部分位于有源区304中，且部分位于组件隔离结构302中之开口306，并将储存晶体管318设置于此开口306，使得栅极314(上电极)与通道区(下电极315)之间所夹的面积增大，因此与平面结构之电容器相比，可以增加电容3～4倍。而且，部分储存晶体管318设置于组件隔离结构302中，因此可以缩小组件尺寸。
图6A至图6D为本发明第三实施例之制造流程剖面图。图6A至图6D为图5A中沿C-C’线之剖面图。在图6A至图6D中，构件与图5A、图5B相同者，给予相同之标号并省略其说明。另外，图6B至图6D的步骤与图2B至图2D的步骤相似，为简化起见，只针对与图2B至图2D的步骤不同者做说明。
首先，请参照图6A，提供一基底300，此基底300例如是P型硅基底。接着，于此基底300中形成N型井区308。然后，于基底300中形成组件隔离结构302，以定义出有源区304。组件隔离结构302的形成方法例如是浅沟渠隔离法(Shallow Trench Isolation，STI)或局部区域热氧化法(LocalOxidation，LOCOS)。
然后，于基底300中形成开口306，此开口306例如是部分位于有源区304中，且部分位于组件隔离结构302中。开口306之形成方法例如是微影蚀刻法。
接着，请参照图6B，于开口306中形成一下电极315。此下电极315之材质例如是硅或多晶硅等，其形成方法例如是先于基底300上形成一层硅层(或多晶硅层)后，图案化硅层(或多晶硅层)而形成之。
然后，于基底300上形成一层介电层320。介电层320之材质例如是氧化硅，其形成方法例如是热氧化法。当然，介电层320之材质也可以是氧化硅/氮化硅/氧化硅。然后，于介电层320上形成一层导体层322，此导体层322之材质例如是掺杂多晶硅，其形成方法例如是化学气相沉积法。
接着，请参照图6C，图案化导体层322与介电层320，以形成栅极324、栅介电层326、栅极314(上电极)与栅介电层316(电容介电层)。其中栅极314(上电极)填满开口306。图案化导体层322与介电层320之方法例如是微影蚀刻法。
之后，请参照图6D，于基底300中形成源极区312a与漏极区312b，并于栅极326之侧壁形成间隙壁328。其中，源极区312a与漏极区312b例如是由淡掺杂区312a、浓掺杂区312b所构成。而栅极324、栅介电层326、源极区312a与漏极区312b构成存取晶体管310。栅极314(上电极)、栅介电层316(电容介电层)、源极区312a构成储存晶体管318，而下电极315则作为储存晶体管318之通道区315。栅极314(上电极)、栅介电层316(电容介电层)、通道区315(下电极)构成电容器。之后，完成1T-SRAM之制作工艺为熟悉此技术者所周知，在此不再赘述。
依照本发明实施例所述，本发明于在基底300中形成部分位于有源区304中，且部分位于组件隔离结构302中之开口306，并于此开口306中形成储存晶体管318，使得栅极314(上电极)与通道区(下电极315)之间所夹的面积增大，因此与平面结构之电容器相比，可以增加电容3～4倍。而且，部分储存晶体管318系形成于组件隔离结构302中，因此可以缩小组件尺寸。
此外，存取晶体管310与作为电容器的储存晶体管318同时形成的，因此可以简化制作工艺，进而降低成本。
第四实施例图7A与图7B为分别绘示依照本发明第四实施例的一种静态随机存取存储单元结构之上视图及剖面图。其中图7B为图7A中沿D-D’线之剖面图。
请同时参照图7A与图7B，本发明之静态随机存取存储单元结构包括基底400、存取晶体管410a、存取晶体管410b与储存晶体管418。
此基底400例如是P型硅基底，在此基底400中例如设置有N型井区408。而且，在基底400中设置有组件隔离结构402以定义出有源区404a与有源区404b。在组件隔离结构402中具有一开口406，此开口406暴露出部分组件隔离结构402侧壁之基底400。
存取晶体管410a、存取晶体管410b例如是分别设置于基底400之有源区404a与有源区404b上，且存取晶体管410a之源极区412a’、存取晶体管410b之源极区412a”分别与开口406相连接。存取晶体管410a、存取晶体管410b例如是P通道金氧半导体晶体管(PMOS)。
储存晶体管418例如是设置于开口406上，并填满开口406。储存晶体管418之栅极414作为储存电容器之上电极，且部分栅极414例如是会延伸至有源区404上。储存晶体管418之栅介电层416a与栅介电层416b例如是设置于栅极414(上电极)与基底400之间。栅介电层416a与栅介电层416b分别作为储存电容器之电容介电层。栅介电层416a与栅介电层416b之材质包括氧化硅、氮氧化硅、或氧化硅/氮化硅/氧化硅等。储存晶体管418之信道区415a与信道区415b系作为下电极。储存晶体管418与存取晶体管410a共享源极区412a’；储存晶体管418与存取晶体管410b共享源极区412a”。
在开口406下方之组件隔离结构402底部的基底400中例如是设置有掺杂隔离区407，以隔离信道区415a与信道区415b。
在上述之结构中，由于在组件隔离结构402中设置开口406，并将储存晶体管418设置于此开口406中，使得栅极414(上电极)与信道区415a、信道区415b(下电极)之间所夹的面积增大，因此与平面结构之电容器相比，可以增加电容2～4。而且，储存晶体管418设置于组件隔离结构402中，因此可以缩小组件尺寸。
图8A至图8D为本发明第四实施例之制造流程剖面图。图8A至图8D为图7A中沿D-D’线之剖面图。在图8A至图8D中，构件与图7A、图7B相同者，给予相同之标号并省略其说明。另外，图8B至图8D之步骤与图2B至图2D之步骤相似，为简化起见，只针对与图2B至图2D之步骤不同者做说明。
首先，请参照图8A，提供一基底400，此基底400例如是P型硅基底。接着，于此基底400中形成N型井区408。然后，于基底400中形成组件隔离结构402，以定义出有源区404a、有源区404b。组件隔离结构402的形成方法例如是浅沟渠隔离法(Shallow Trench Isolation，STI)或局部区域热氧化法(Local Oxidation，LOCOS)。
然后，于组件隔离结构402中形成开口406，此开口406例如是暴露出部分组件隔离结构402侧壁之基底400。开口406之形成方法例如是微影蚀刻法。然后，在开口406下方之组件隔离结构402底部的基底400中注入掺质以形成掺杂隔离区407。掺杂隔离区407之形成方法例如是离注入法。
接着，请参照图8B，于基底400上形成一层介电层420。介电层420之材质例如是氧化硅，其形成方法例如是热氧化法。当然，介电层420之材质也可以是氧化硅/氮化硅/氧化硅。然后，于介电层420上形成一层导体层422，此导体层422之材质例如是掺杂多晶硅，其形成方法例如是化学气相沉积法。
接着，请参照图8C，图案化导体层422与介电层420，以形成栅极424a、栅极424b、栅介电层426、栅介电层426b、栅极414(上电极)、栅介电层416a(电容介电层)与栅介电层416b(电容介电层)。其中栅极414(上电极)填满开口406。图案化导体层422与介电层420之方法例如是微影蚀刻法。
之后，请参照图8D，于基底400中形成源极区412a’(源极区412a”)与漏极区412b’(漏极区412b”)，并于栅极426之侧壁形成间隙壁428。其中，源极区412a’(源极区412a”)与漏极区412b’(漏极区412b”)例如是由淡掺杂区411a、浓掺杂区411b所构成。而栅极424a、栅介电层426a、源极区412a’与漏极区412b’构成存取晶体管410a；栅极424b、栅介电层426b、源极区412a”与漏极区412b”构成存取晶体管410b。栅极414(上电极)、栅介电层416a(电容介电层)、栅介电层416b(电容介电层)、源极区412a’、源极区412a”构成储存晶体管418，而信道区415a与信道区415b则作为储存电容之下电极。栅极414(上电极)、栅介电层416a(电容介电层)、通道区415a(下电极)构成与存取晶体管410a相邻之电容器；栅极414(上电极)、栅介电层416b(电容介电层)、通道区415b(下电极)构成与存取晶体管410b相邻之电容器。亦即，存取晶体管410a、存取晶体管410b所连接的电容器共享一个上电极。之后，完成1T-SRAM之制作工艺为本领域的技术人员所周知，在此不再赘述。
依照本发明实施例所述，本发明于组件隔离结构402中形成开口406，并于此开口406中形成储存晶体管418，使得栅极414(上电极)与信道区415a、信道区415b(下电极)之间所夹的面积增大，因此与平面结构之电容器相比，可以增加电容2～4倍。而且，储存晶体管418系形成于组件隔离结构402中，且存取晶体管410a、存取晶体管410b所连接的电容器共享一个上电极板，因此可以缩小组件尺寸。
而且，存取晶体管410与作为电容器的储存晶体管418同时形成的，因此可以简化制作工艺，进而降低成本。
虽然本发明已结合优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许更动与润饰，因此本发明的保护范围应当视后附的权利要求所界定者为准。
权利要求
1.一种静态随机存取存储单元结构，包括一基底，该基底中设置有一组件隔离结构，以定义出一有源区，该有源区中具有一第一开口；一晶体管，设置于该基底之该有源区上，且该晶体管之一源极区与该开口相连接；一上电极，设置于该第一开口上，并填满该第一开口；以及一电容介电层，设置于该上电极与该基底之间。
2.如权利要求1所述的静态随机存取存储单元结构，其中该基底中之该组件隔离结构中更具备有一第二开口，该第二开口暴露出部分该组件隔离结构侧壁之该基底。
3.如权利要求1所述的静态随机存取存储单元结构，其中该上电极还包括设置于该第二开口上并填满该开口。
4.如权利要求1所述的静态随机存取存储单元结构，其中该上电极还包括覆盖部分该组件隔离结构。
5.如权利要求1所述的静态随机存取存储单元结构，其中该电容介电层包括氧化硅/氮化硅/氧化硅层。
6.一种静态随机存取存储单元结构，包括一基底，该基底中设置有一组件隔离结构，以定义出一有源区，该有源区中具有一开口，且该开口部分位于该组件隔离结构中；一下电极，设置于该开口中；一上电极，设置于该开口上，并填满该开口；一电容介电层，设置于该上电极与该下电极之间；以及一晶体管，设置于该基底之该有源区上，且该晶体管之一源极区电性连接该下电极。
7.如权利要求6所述的静态随机存取存储单元结构，其中该下电极的材质包括硅。
8.如权利要求6所述的静态随机存取存储单元结构，其中该电容介电层包括氧化硅/氮化硅/氧化硅层。
9.一种静态随机存取存储单元结构，包括一基底，该基底中设置有一组件隔离结构，以定义出一第一有源区与一第二有源区，在该第一有源区与该第二有源区之间的该组件隔离结构具有一开口暴露出部分该组件隔离结构侧壁之该基底；一第一晶体管与一第二晶体管，分别设置于该基底之该第一有源区与该第二有源区上，且该第一晶体管与该第二晶体管之源极区分别与该开口相连接；一上电极，设置于该开口上，并填满该开口；以及一电容介电层，设置于该上电极与该基底之间。
10.如权利要求9所述的静态随机存取存储单元结构，其中包括一隔离掺杂区，设置于该组件隔离结构底部。
11.如权利要求9所述的静态随机存取存储单元结构，其中该电容介电层包括氧化硅/氮化硅/氧化硅层。
12.一种静态随机存取存储单元的制造方法，该方法包括提供一基底；于该基底中形成一组件隔离结构，以定义出一有源区；于该基底中形成一第一开口，该第一开口位于该有源区中；于该基底上形成一介电层，并于该第一开口中形成一电容介电层；于该基底上形成一栅极，并于该第一开口上形成一上电极，该上电极填满该第一开口；以及于该栅极与该上电极两侧之基底中形成一源极/漏极区。
13.如权利要求12所述的静态随机存取存储单元的制造方法，其中于该基底中形成该第一开口之步骤中，还包括于该组件隔离结构中形成一第二开口，该第二开口暴露出部分该组件隔离结构侧壁之该基底。
14.如权利要求12所述的静态随机存取存储单元的制造方法，其中于该基底上形成该介电层，并于该开口中形成该电容介电层之步骤中，还包括于该第二开口中形成该电容介电层。
15.如权利要求12所述的静态随机存取存储单元的制造方法，其中于该基底上形成该栅极，并于该第一开口上形成该上电极之步骤中，还包括于该第二开口中形成该上电极，且该上电极填满该第二开口。
16.如权利要求12所述的静态随机存取存储单元的制造方法，其中于该基底中形成该第一开口之步骤中，还包括使该第一开口部分位于该组件隔离结构中。
17.如权利要求16所述的静态随机存取存储单元的制造方法，其中于该基底中形成该第一开口之步骤之后与于该基底上形成该介电层，并于该第一开口中形成该电容介电层之步骤之前，还包括于该第一开口中形成一下电极。
18.一种静态随机存取存储单元的制造方法，该方法包括提供一基底；于该基底中形成一组件隔离结构，以定义出一第一有源区与一第二有源区；于该第一有源区与该第二有源区之间的该组件隔离结构中形成一开口，该开口暴露出部分该组件隔离结构侧壁之该基底；于该基底上形成一介电层，并于该开口中形成一电容介电层；于该基底上形成一第一栅极与一第二栅极，并于该开口上形成一上电极，该上电极填满该开口；以及于该第一栅极、该第二栅极与该上电极两侧之基底中形成一源极/漏极区。
19.如权利要求18所述的静态随机存取存储单元的制造方法，其中于该第一有源区与该第二有源区之间的该组件隔离结构中形成该开口之步骤之后与于该基底上形成该介电层，并于该开口中形成该电容介电层之步骤之前，还包括于该开口所暴露之该组件隔离结构底部形成一隔离掺杂区。
20.如权利要求18所述的静态随机存取存储单元的制造方法，其中于该第一有源区与该第二有源区之间的该组件隔离结构中形成该开口之步骤中，还包括使该第一开口部分位于该第一有源区与该第二有源区中。
全文摘要
一种静态随机存取存储单元结构，至少是由基底、晶体管、上电极与电容介电层所构成。其中，在基底中设置有组件隔离结构，以定义出有源区，且此有源区中具有开口。晶体管设置于基底之有源区上，且晶体管之源极区与开口相连接。上电极设置于开口上，并填满开口。电容介电层设置于上电极与基底之间。
文档编号H01L21/70GK1619822SQ200310116319
公开日2005年5月25日 申请日期2003年11月19日 优先权日2003年11月19日
发明者李宗翰, 李光璧, 林文正, 蓝仁宏 申请人:联华电子股份有限公司