专利名称：漏极开路电路的mosfet及其半导体集成电路器件的制作方法
技术领域：
本发明涉及一种漏极开路电路的MOSFET(金属氧化物场效应晶体管)的结构，以及涉及一种采用这种MOSFET的半导体集成电路器件。更具体地，本发明涉及对漏极开路电路的MOSFET的耐压的改进。
背景技术：
传统上，如图4所示的漏极开路电路已经被广泛地用作半导体集成电路器件的输出电路。输入端101与漏极开路电路的N沟道MOSFET(此后称为“NMOS”)的栅极相连。NMOS 102的漏极与输出端103相连，而NMOS 102的源极接地。例如，将从设置在半导体集成电路器件中的CMOS(互补金属氧化物半导体)逻辑电路输出的信号提供给输出电路的输入端101。
在图4所示的漏极开路电路中，在将高电平信号提供给输入端101时，NMOS 102导通，将输出端103变为低电平。另一方面，在将低电平信号提供给输入端101时，NMOS 102截止，使输出端103处于电浮置状态(高阻状态)。在漏极，形成寄生二极管Di。
在非工作状态下，(即，当NMOS 102截止时)，由于某些原因，异常的静电电荷可能会施加在输出端103上。在图4所示的漏极开路电路中，尽管通过寄生二极管Di很容易地对负静电电荷进行放电，但不存在通过其对正静电电荷进行放电的通路。结果，当高于NMOS 102的栅极耐压或漏极-源极耐压的静电电荷施加在输出端103上时，NMOS102很容易在其漏极与栅极之间或在其漏极与源极之间受到破坏。
图5是示意性地示出了被用作NMOS 102的传统NMOS结构的剖面图。在如硅衬底等P型半导体衬底1上的场氧化膜(LOCOS)2a与2b之间的器件形成区域中形成传统的NMOS结构。
在P型半导体衬底1上，形成高浓度的N型杂质扩散区(源极区3a和3b以及漏极区4)。在场氧化膜2a和2b与源极区3a和3b之间，形成高浓度的P型杂质扩散区5a和5b。在源极区3a和3b与漏极区4之间，靠近漏极区4，形成低浓度的N型杂质扩散区6a和6b，在低浓度的N型杂质扩散区6a上形成LOCOS 7a，而在低浓度的N型杂质扩散区6b上形成LOCOS 7b。在源极区3a和3b与低浓度的N型杂质扩散区6a和6b之间的沟道区的上面，形成栅极绝缘膜8a和8b，在栅极绝缘膜8a和8b的上面，以多晶硅薄膜形成栅极电极9a和9b。漏极区4与漏极引线电极D相连。栅极电极9a和9b与栅极引线电极G相连。源极区3a和3b与源极引线电极S相连。高浓度P型杂质扩散区5a和5b与背栅极引线电极BG相连。在低浓度区(N-和P-sub)中，分别形成寄生电阻元件R1’和R2’。在构成漏极和源极的高浓度区中也形成寄生电阻元件，但并未示出这些寄生电阻元件，因为与寄生电阻元件R1’的电阻相比，它们的电阻较低。
图6示出了在将源极引线电极S和背栅极引线电极BG保持在相等的电位的状态下，传统结构的MOSFET的等效电路。在图6中，在图5中也能找到的电路元件以相同的参考符号进行标识。漏极引线电极D通过寄生电阻R1’与MOSFET 16的漏极相连并与NPN型寄生晶体管Q1的集电极相连。寄生晶体管Q1的基极与寄生电阻R2’的一端相连。MOSFET 16的源极、寄生晶体管Q1的发射极以及寄生电阻R2’的另一端与源极引线电极S相连，并与背栅极引线电极BG相连。
在图5所示的传统结构的NMOS中，当将正静电电荷施加在漏极引线电极D上时，NMOS 16和寄生晶体管Q1均保持截止(参见图6)，因此，不存在通过其对静电电荷进行放电的通路。这使得传统结构的NMOS的静电耐压相当低，具体地，低到在HBM(人体模型)条件下测量到的+300V到+600V，或者在MM(机器模型)条件下测量到的+150V到+250V。
附带地，日本专利注册No.3204168公开了一种涉及半导体集成电路的发明，该半导体集成电路能够缓和晶体管导通状态耐压的降低。但是，此公开并未提及漏极开路电路的MOSFET的静电耐压。
发明内容
本发明的目的是提供一种具有较高静电耐压的漏极开路电路的N沟道MOSFET，并提供一种采用了这种MOSFET的半导体集成电路器件。
为了获得上述目的，按照本发明的一个方面，一种漏极开路N沟道MOSFET，具有由N型半导体层形成的漏极区、在所述漏极区中形成的P型杂质扩散层、在所述漏极区中形成以将所述P型杂质扩散层夹在中间的的两个高浓度N型杂质扩散层、以及与所述P型杂质扩散层相连并与所述两个高浓度N型杂质扩散层相连的漏极电极。
按照本发明的另一方面，一种半导体集成电路器件，具有并入了上述结构的漏极开路N沟道MOSFET的输出电路，所述MOSFET的漏极与所述输出电路的输出端相连。在所述半导体集成电路器件并入了多个这种输出电路的情况下，在上述结构的漏极开路N沟道MOSFET中，从平面图上看，可以使漏极区的四周部分和源极区的四周部分大体上为圆形或具有四个或更多边的大体上为正多边形的形状，以类似网状的图案形成栅极。
通过以下结合附图，对优选实施例的描述，本发明的这些和其他目的和特征将变得更加清楚，其中图1是示出了本发明漏极开路N沟道MOSFET的结构的示意图；图2是示出了图1所示本发明的漏极开路N沟道MOSFET的等效电路的示意图；图3A是示出了漏极开路N沟道MOSFET的具有低面积效率的布局的示意图；图3B是示出了漏极开路N沟道MOSFET的具有高面积效率的布局的示意图；图4是示出了漏极开路的输出电路的结构的示意图；图5是示意性地示出了传统MOSFET的结构的剖面图；以及图6是示出了图5所示传统结构的MOSFET的等效电路的示意图。
具体实施例方式
图1示出了按照本发明的漏极开路电路的N沟道MOSFET的结构。在图1中，在图5中也能找到的电路元件以相同的参考符号进行标识。
在如硅衬底等P型半导体衬底1上，场氧化膜2a和2b之间的器件形成区中形成按照本发明的漏极开路N沟道MOSFET。可以用P阱代替P型半导体衬底1。
在P型半导体衬底1上，形成N型阱11，并形成高浓度的N型杂质扩散区，作为源极区3a和3b。在场氧化膜2a和2b与源极区3a和3b之间，形成高浓度的P型杂质扩散区5a和5b。在N阱11中，形成高浓度的P型杂质扩散区12，并形成两个高浓度的N型杂质扩散区13和14，从而将高浓度的P型杂质扩散区12夹在中间。在覆盖了高浓度的P型杂质扩散区12和部分高浓度的N型杂质扩散区13和14的区域的上面，形成漏极电极15。靠近形成在N阱11中的高浓度的N型杂质扩散区13和14，形成低浓度的N型杂质扩散区6a和6b，从而从N阱11桥接到P-sub区域。在低浓度的N型杂质扩散区6a上形成LOCOS 7a，而在低浓度的N型杂质扩散区6b上形成LOCOS 7b。在源极区3a和3b与低浓度的N型杂质扩散区6a和6b之间的沟道区的上面，形成栅极绝缘膜8a和8b，在栅极绝缘膜8a和8b的上面，以多晶硅或铝薄膜形成栅极电极9a和9b。漏极电极14与漏极引线电极D相连。栅极电极9a和9b与栅极引线电极G相连。源极区3a和3b与源极引线电极S相连。高浓度P型杂质扩散区5a和5b与背栅极引线电极BG相连。在低浓度区(N-和P-sub)中，分别形成寄生电阻元件R1和R2。
图2示出了在将源极引线电极S和背栅极引线电极BG保持在相等的电位的状态下，本发明漏极开路N沟道MOSFET的等效电路。在图2中，在图6中也能找到的电路元件以相同的参考符号进行标识。漏极引线电极D通过寄生电阻R1与MOSFET 16的漏极相连，与NPN型寄生晶体管Q1的集电极相连，并与PNP型寄生晶体管Q2的基极相连。漏极引线电极D和寄生电阻R1之间的节点与寄生晶体管Q2的发射极相连。寄生晶体管Q1的基极与寄生电阻R2的一端相连。寄生晶体管Q1的基极与寄生电阻R2之间的节点与寄生晶体管Q2的集电极相连。MOSFET 16的源极、寄生晶体管Q1的发射极以及寄生电阻R2的另一端与源极引线电极S相连，并与背栅极引线电极BG相连。
在图1所示的本发明的漏极开路N沟道MOSFET中，只要当将正静电电荷施加在漏极引线电极D上，从而漏极引线电极D与源极引线电极S之间的电位差较大时，寄生晶体管Q2导通，并且电流流经寄生晶体管Q2，形成通过其对静电电荷放电的通路。结果，与图5所示传统结构的MOSFET相比，本发明的漏极开路N沟道MOSFET具有令人满意的高静电耐压，具体地，高至在HBM条件下测量到的±4000V，或者在MM条件下测量到的±400V。
可以适当地在并入了漏极开路输出电路(例如，图4所示的输出电路)的半导体集成电路器件中使用图1所示的漏极开路N沟道MOSFET。这有助于提高漏极开路MOSFET的静电耐压，从而有助于增强半导体集成电路器件的可靠性。
图1所示的漏极开路N沟道MOSFET需要较大的漏极面积。因此，在并入了多个采用图1所示的漏极开路N沟道MOSFET的漏极开路输出电路的半导体器件中，作为漏极开路N沟道MOSFET的布局，最好采用如图3B中的示意性平面图所示的具有高面积效率的布局，而不采用如图3A中的示意性平面图所示的具有低面积效率的布局。采用如图3B中的示意性平面图所示的具有高面积效率的布局有助于缩减半导体集成电路器件的尺寸和成本。在图3A和3B中，使用了以下的参考数字20表示漏极导线；21表示硅的局部氧化(locos)；22表示漏极；23表示接点；24表示高浓度的P型扩散区；25表示高浓度的N型扩散区；26表示高浓度的P型扩散区；27表示源极/背栅极导线；以及28表示栅极导线。在图3A所示的布局中，使从栅极到漏极的距离大于从源极接点到栅极的距离。此外，在图3A所示的布局中，交替地排列高浓度的P型扩散区和高浓度的N型扩散区，作为漏极。此外，在图3A所示的布局中，背栅极位于MOSFET的最外层部分中。相反，在图3B所示的布局中，以类似梳子齿的图案排列漏极和源极。此外，在图3B所示的布局中，漏极和源极具有不同的形状(其中漏极大体上为正方形，源极大体上为正六边形)。以这种方式给出源极和漏极的不同形状有助于进一步增加面积效率。此外，在图3B所示的布局中，背栅极统一地位于晶体管内部。此外，在图3B所示的布局中，以类似网状的图案布置栅极(使漏极和源极位于网眼中)。
权利要求
1.一种漏极开路N沟道MOSFET，包括由N型半导体层形成的漏极区；在所述漏极区中形成的P型杂质扩散层；在所述漏极区中形成并将所述P型杂质扩散层夹在中间的两个高浓度N型杂质扩散层；以及与所述P型杂质扩散层相连并与所述两个高浓度N型杂质扩散层相连的漏极电极。
2.一种半导体集成电路器件，包括输出电路，其中所述输出电路包括漏极开路N沟道MOSFET；以及与所述漏极开路N沟道MOSFET的漏极相连的输出端，其中所述漏极开路N沟道MOSFET包括由N型半导体层形成的漏极区；在所述漏极区中形成的P型杂质扩散层；在所述漏极区中形成并将所述P型杂质扩散层夹在中间的两个高浓度N型杂质扩散层；以及与所述P型杂质扩散层相连并与所述两个高浓度N型杂质扩散层相连的漏极电极。
3.按照权利要求2所述的半导体集成电路器件，其特征在于其中具有多个所述输出电路。
4.按照权利要求3所述的半导体集成电路器件，其特征在于从平面图上看，所述漏极开路N沟道MOSFET的所述漏极区的四周部分和所述漏极开路N沟道MOSFET的源极区的四周部分分别具有大体上为圆形的形状、或具有四个或更多边的大体上为正多边形的形状，并且以类似网状的图案形成所述漏极开路N沟道MOSFET的栅极。
5.按照权利要求3所述的半导体集成电路器件，其特征在于以类似梳子齿的图案形成所述漏极开路N沟道MOSFET的所述漏极区和源极区。
6.按照权利要求3所述的半导体集成电路器件，其特征在于从平面图上看，所述漏极开路N沟道MOSFET的所述漏极区的四周部分和所述漏极开路N沟道MOSFET的源极区的四周部分具有不同的形状。
7.按照权利要求3所述的半导体集成电路器件，其特征在于从平面图上看，所述漏极开路N沟道MOSFET的所述漏极区的四周部分和所述漏极开路N沟道MOSFET的源极区的四周部分分别具有大体上为圆形的形状、或具有四个或更多边的大体上为正多边形的形状，并且以类似网状的图案形成所述漏极开路N沟道MOSFET的栅极，其中以类似梳子齿的图案形成所述漏极开路N沟道MOSFET的所述漏极区和所述源极区，以及其中从平面图上看，所述漏极开路N沟道MOSFET的所述漏极区的四周部分和所述漏极开路N沟道MOSFET的所述源极区的四周部分具有不同的形状。
全文摘要
在传统的漏极开路电路的N沟道MOSFET中，在将正静电电荷施加在其漏极上时，不存在通过其对静电电荷进行放电的通路，导致了相当低的静电耐压。为了克服此问题，按照本发明，一种漏极开路N沟道MOSFET，具有由N型半导体层形成的漏极区、在所述漏极区中形成的P型杂质扩散层、在所述漏极区中形成以将所述P型杂质扩散层夹在中间的两个高浓度N型杂质扩散层、以及与所述P型杂质扩散层相连并与所述两个高浓度N型杂质扩散层相连的漏极电极。在将正静电电荷施加在漏极上时，寄生晶体管开始形成通过其对静电电荷进行放电的通路。
文档编号H01L29/08GK1510759SQ20031012041
公开日2004年7月7日 申请日期2003年12月11日 优先权日2002年12月20日
发明者西川英敏, 园田雅彦, 彦 申请人:罗姆股份有限公司