专利名称：具有高掺杂漏极区的nor型闪存结构及其制造方法
技术领域：
本发明关于一种NOR型闪存结构及其制造方法，特别关于一种具有高掺杂漏极区 的NOR型闪存(flash memory)结构及其制造方法。
背景技术：
闪存是一种非挥发性(non-volatile)的内存，即在无外部电源供电时，也能够保 存信息内容，这使得装置本身不需要浪费电力在数据的存储上，再加上闪存也具备重复读 写、体积小、容量高及便于携带的特性，这使得闪存特别适合使用在携带式的装置上。目前 NOR型闪存应用的范围，除了个人计算机上的主机板会利用NOR型闪存储存BIOS数据外，手 机、手持装置也会使用NOR型闪存来存放系统数据，通过其高速的读取速度，满足手持装置 的开机需求。随着科技的进步，闪存的工艺技术也跨入纳米时代，为了加速组件的操作速率，增 加组件的集成度，和降低组件操作电压等考虑的因素，组件栅极的沟道长度和氧化层厚度 的微缩是必然的趋势。微缩组件尺寸不仅可以提高单位面积的集成电路密度，还可同时提 升组件本身的电流驱动能力，可谓一举两得，然而事实上并非如此。组件栅极线宽已从以往 的微米(10_6公尺)缩减到现在的纳米(10_9公尺)，随着组件的微缩与门极线宽的缩短却 使得短沟道效应(Short Channel Effect)越来越严重，而为避免短沟道效应对组件造成影 响，其中之一解决方法即是降低源极/漏极的结深度来达成。以轻掺杂漏极(Lightly Doped Drain, LDD)而言，可提高组件的击穿电压 (Breakdown Voltage)、改善临界电压的特性、降低热载流子效应(Hot CarrierEffect)。虽 然轻掺杂漏极降低了漏极结的高电场，有效的提升组件的可靠度，然而轻掺杂漏极造成的 浅结深度却容易在进行接触孔刻蚀时，造成漏极被挖穿的现象，而破坏了内存的结构。因此，如何改良该漏极区以避免刻蚀该接触孔时所造成的挖穿现象就变的相当重 要。
发明内容
本发明的主要目的在提供一种具有高掺杂漏极区的NOR型闪存，使漏极区结深度 降低以改善短沟道效应的同时，亦能避免刻蚀该接触孔时，对该轻掺杂漏极区造成挖穿的 现象。为达上述目的，本发明提供一种具有高掺杂漏极区NOR型闪存结构，其包含一半 导体衬底，于其上具有二栅极结构；一第一漏极区，为一轻掺杂区，位于该二栅极结构之间 的该半导体衬底中；二第一源极区，分别位于该二栅极结构的二外侧的该半导体衬底中； 其中，该第一源极区在该半导体衬底中的结深度较该第一漏极区深；一高掺杂漏极区，位于 该二栅极结构间的该半导体衬底中，并与该第一漏极区重叠，且该高掺杂漏极区在该半导 体衬底中的结深度较该第一漏极区深；二自动对准金属硅化物层，分别位于该二栅极结构 上方；及一位障插栓，分隔该二栅极结构。
为达上述目的，本发明提供一种具有高掺杂漏极区的NOR型闪存结构的制造方 法，其包含提供一半导体衬底；在该半导体衬底上方形成二栅极结构；在该二栅极结构之 间的该半导体衬底中进行一轻掺杂离子注入工艺以形成轻掺杂的一第一漏极区，在该二栅 极结构的二外侧的该半导体衬底中分别形成一轻掺杂源极区，再进行一源极离子注入工 艺，在该二栅极结构的二外侧的该半导体衬底中分别形成一第一源极区，其中该第一源极 区在该半导体衬底中的结深度较该第一漏极区深；在该二栅极结构之间分别形成一间隙 壁，该二间隙壁位于该第一漏极区上方；进行一高掺杂离子注入工艺以在该二栅极结构间 形成一高掺杂漏极区，其中该高掺杂漏极区与该第一漏极区重叠，且该高掺杂漏极区在该 半导体衬底中的结深度较该第一漏极区深；在该二栅极结构间形成一位障插栓。所以，本发明提供的NOR型闪存结构及其制造方法能避免刻蚀该接触孔时，对该 轻掺杂漏极区造成挖穿的现象。
图1为本发明闪存结构的部分剖面图；图2为本发明进行轻掺杂离子注入工艺、在半导体衬底形成二轻掺杂源极区及一 轻掺杂漏极区工艺步骤的闪存组件剖面图；图3为本发明在半导体衬底上形成一掩膜、进行一源极离子布植工艺步骤的闪存 组件剖面图；图4为本发明形成形成氧化层壁及间隔层、沉积一绝缘层工艺步骤的闪存组件剖 面图；图5为本发明进行刻蚀工艺步骤的闪存组件剖面图；图6为本发明形成金属硅化物层、进行、快速热退火处理工艺以形成一自动对准 金属硅化物层工艺步骤的闪存组件剖面图；图7为本发明在半导体衬底上沉积一接触孔刻蚀停止层工艺步骤的闪存组件剖 面图；图8为本发明利用已知的光阻掩膜工艺，形成具高掺杂漏极区的NOR型闪存结构 工艺步骤的闪存组件剖面图。附图标号
100半导体衬底
102栅极结构
102a穿隧氧化层
102b浮动栅
102c介电层
102d控制栅
103通道
201轻掺杂离子注入工艺
202轻掺杂源极区
204第一漏极区
301源极离子注入工艺
302 掩膜304第一源极区401第一氧化层壁402第二氧化层或绝缘层404 绝缘层502a d 绝缘层间隔物504a b 间隙壁506高掺杂漏极离子注入工艺508 高掺杂漏极区602a c自动对准金属硅化物层702接触孔刻蚀停止层704层间介电质层802 接触孔804位障插栓
具体实施例方式为充分了解本发明的目的、特征及功效，通过下述具体实施例，并配合附图，对本 发明做一详细说明，说明于后。在这些附图与实施例中，相同的组件将使用相同的符号。首先参照图1，是本发明闪存结构的部分剖面图。图中显示在一半导体衬底100上 形成有二栅极结构102，该些栅极结构102分别包含穿隧氧化层102a(tunneling oxide layer)、浮动栅 102b (floating gate)、介电层 102c、控制栅 102d (control gate)及形 成一通道103。该半导体衬底100材料可为硅、硅锗(SiGe)、绝缘层上覆硅(silicon on insulator, SOI)、绝缘层上覆娃锗(silicon germanium on insulator, SG0I)、绝缘层上覆 锗(germanium on insulator, G0I)；在本实施例中，该半导体衬底100为一硅衬底。接着请参照图2，进行一轻掺杂离子注入工艺201，在该二栅极结构102的半导体 衬底100中利用轻掺杂漏极(Lightly Doped Drain, LDD)注入形成二轻掺杂源极区202及 一第一漏极区204。在本发明实施例中该半导体结构为一 P型半导体结构中，该轻掺杂离 子注入工艺201中使用的离子为砷，剂量约为1父1014 7\1014(1011/側2)，能量约为10 30 (Kev)。其中该二轻掺杂源极区202及该第一漏极区204为一 N型掺杂区，在该半导体衬 底100中的结深度约为200 A。接着请同时参照图3及图2，在该半导体衬底100上形成一掩膜302，该第一漏极 区204会被该掩膜302所涵盖。进行一源极离子注入工艺301，加深该二轻掺杂源极区202 在该半导体衬底100内的离子注入深度而成为二第一源极区304，这些第一源极区304与该 第一漏极区204呈不对称状。相同地，在该P型半导体结构中，该源极离子注入工艺301中 使用的离子为砷，剂量约为IX IO14 7X IO15 (ion/cm2)，能量约为10 30 (Kev)。其中该 第一源极区为一 N型掺杂源极区，在该半导体衬底100中的结深度约为500 1500 A。接着请参照图4，形成一第一氧化层壁401及一第二间隔层402，其中，该第二间隔层402可为氧化层或氮化层。接着再利用一已知的沉积技术，如来源气体包含氨气 (NH3)及硅烷(SiH4)的化学气相沉积法(CVD)、快速热退火化学气相沉积(rapid thermalchemical vapor deposition, RTCVD)、原子层沉禾只(atomic layer deposition, ALD),沉 积一绝缘层404，可能材质为氧化硅SiOx，氮化硅SiNx，氮氧化硅SiONx，或0N0结构SiOx/ SiNx/SiOx。该绝缘层404的厚度可介于200 A至1500 A，在本实施例中约为750 A。接着请同时参照图4及图5，利用干式或湿式刻蚀进行一刻蚀工艺将该绝缘 层404刻蚀成多个绝缘层间隔物(Oxide spacer) 502a d，间隔物形状可为L形或扇形 (L-shape or fan-shaped) 0再进行另一刻蚀工艺，将该第二氧化层或绝缘层402刻蚀成二 间隙壁504a、504b及刻蚀该第一氧化层壁401，其中该些间隙壁504a、504b可为L形或扇 形(L-shaped or fan-shaped)。最后经一高掺杂漏极离子注入工艺506在该二栅极结构 102之间形成一高掺杂漏极区508。其中该高掺杂漏极区508与该第一漏极区204重叠，且 该高掺杂漏极区508在该半导体衬底100中的结深度较该第一漏极区204深。该高掺杂漏 极离子注入工艺506中使用的离子为砷，剂量约为5X1014 8X1015(ion/Cm2)，能量约为 20 55(Kev)，该高掺杂漏极区508在该半导体衬底100中的结深度约为600 A。该第一漏 极区204与该高掺杂漏极区508的结外观(junction profile)是陡峭的，且与第一源极区 304的平滑结外观不同。其中该高掺杂漏极区为一 N型掺杂区。如此，由于该高掺杂漏极区 508的注入，当该轻掺杂的第一漏极区204在接触孔刻蚀时，就算较浅的结深度造成该第一 漏极区204被挖穿的现象，也不会破坏内存的结构。接着请参阅图6，在表面形成一由钴(cobalt，Co)、钛(titanium，Ti)、镍(nickel， Ni)或钼(molybdenunuMo)所构成的金属硅化物层，并且进行一快速热退火处理工艺，以形 成一自动对准金属硅化物层602a、602b与602c(Salicide layer)，用于降低寄生电阻提升 组件驱动力。接着请参阅图7，接续上述步骤，在该半导体衬底100上沉积一接触孔刻蚀停止层 702 (contact etch stop layer，CESL)，其可为氮化硅(SiN)、氮氧化硅(oxynitride)、氧化 硅(oxide)等，在本实施例中为SiN。该接触孔刻蚀停止层702的沉积厚度为100至1500人。 接着，一层间介电质层704(inter_layerdielectric，ILD)，如二氧化硅Si02，沉积在该接 触孔刻蚀停止层702之上。最后请参阅图8，利用已知的光阻掩膜工艺，将一接触孔802从该层间介电质层 704非均向性地刻蚀到该接触刻蚀停止层702。再沉积一位障插栓804(barrier plug)形 成一如图8所示的具高掺杂漏极区的NOR型闪存结构。本发明在上文中已以较佳实施例揭露，但熟悉本项技术者应理解的是，该实施例 仅用于描绘本发明中内存单元的一部分结构，而不应解读为限制本发明的范围。应注意的 是，凡与该实施例等效的变化与置换，均应包含在本发明的范畴内。因此，本发明的保护范 围当以权利要求所界定者为准。
权利要求
一种具有高掺杂漏极区的NOR型闪存结构，其特征在于，该闪存结构包含一半导体衬底，在其上具有二栅极结构；一第一漏极区，为一轻掺杂区，位于所述二栅极结构之间的所述半导体衬底中；二第一源极区，分别位于所述二栅极结构的二外侧的所述半导体衬底中；其中，所述第一源极区在所述半导体衬底中的结深度较所述第一漏极区深；一高掺杂漏极区，位于所述二栅极结构间的所述半导体衬底中，并与所述第一漏极区重叠，且所述高掺杂漏极区在所述半导体衬底中的结深度较所述第一漏极区深；二自动对准金属硅化物层，分别位于所述二栅极结构上方；及一位障插栓，分隔所述二栅极结构。
2.如权利要求1所述的NOR型闪存结构，其特征在于，所述第一漏极区、所述第一源极 区及所述高掺杂漏极区为一 N型掺杂区。
3.如权利要求1所述的NOR型闪存结构，其特征在于，该闪存结构还包含位于所述第一 漏极区上方的一自动对准金属硅化物层。
4.一种具有高掺杂漏极区的NOR型闪存结构的制造方法，其特征在于，该方法包含 提供一半导体衬底；在所述半导体衬底上方形成二栅极结构；在所述二栅极结构之间的所述半导体衬底中进行一轻掺杂离子注入工艺以形成轻掺 杂的一第一漏极区，在所述二栅极结构的二外侧的所述半导体衬底中分别形成一轻掺杂源 极区，再进行一源极离子注入工艺，在所述二栅极结构的二外侧的所述半导体衬底中分别 形成一第一源极区，其中所述第一源极区在所述半导体衬底中的结深度较所述第一漏极区 深；在所述二栅极结构之间分别形成一间隙壁，所述二间隙壁位于所述第一漏极区上方； 进行一高掺杂离子注入工艺以在所述二栅极结构间形成一高掺杂漏极区，其中所述高 掺杂漏极区与所述第一漏极区重叠，且所述高掺杂漏极区在所述半导体衬底中的结深度较 所述第一漏极区深；及在所述二栅极结构间形成一位障插栓。
5.如权利要求4所述的制造方法，其特征在于，在所述二栅极结构之间分别形成一间 隙壁的步骤更包含在所述二间隙壁上沉积一,絕緣层； 刻蚀所述絕緣层至所述第一漏极区表面；及在所述二栅极结构上与所述第一漏极区表面各形成一自动对准金属硅化物层。
6.如权利要求4所述的制造方法，其特征在于，所述轻掺杂离子注入工艺中所使用的 离子为砷，其剂量约为1\1014 7\10、011/側2，能量约为10 30Kev。
7.如权利要求4所述的制造方法，其特征在于，所述源极离子注入工艺中所使用的离 子为砷，其剂量约为1\1014 7\10、011/側2，能量约为10 30Kev。
8.如权利要求4所述的制造方法，其特征在于，所述高掺杂漏极离子注入工艺中所使 用的离子为砷，其剂量约为5 X IO14 8X 1015ion/Cm2，能量约为20 55Kev。
全文摘要
本发明提供一种具有高掺杂漏极区的NOR型闪存结构及其制造方法，主要在于利用一高掺杂离子注入工艺注入一高掺杂漏极区，并与一轻掺杂漏极区重叠。从而使得在漏极区结深度降低以改善短沟道效应的同时，能避免刻蚀一接触孔时，对该轻掺杂漏极区造成挖穿的现象。
文档编号H01L27/115GK101826524SQ20091000450
公开日2010年9月8日 申请日期2009年3月6日 优先权日2009年3月6日
发明者吴怡德, 李永忠, 陈宜秀 申请人:宜扬科技股份有限公司