专利名称：多阶分离栅极快闪存储器的制作方法
技术领域：
本发明涉及一种存储器元件，特别是涉及一种多阶分离栅极快闪存储器。
背景技术：
在各种非挥发性存储器产品中，具有可进行多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点的快闪存储器，已成为个人计算机和电子设备所广泛采用的一种存储器元件。
典型的快闪存储器以掺杂的多晶硅(Polysilicon)制作浮置栅极(FloatingGate)与控制栅极(Control Gate)。而且，为了避免快闪存储器在抹除时，因过度抹除现象太过严重，而导致数据的误判的问题。所以，会在控制栅极与浮置栅极侧壁、基底上方另设一选择栅极(Select Gate)，而形成分离栅极(SplitGate)结构。
另一方面，目前业界较常使用的快闪存储器阵列包括或非门(NOR)型阵列结构与与非门(NAND)型阵列结构。由于与非门(NAND)型阵列结构使各存储单元串接在一起，从而其集成度会较或非门(NOR)型阵列结构高。不过，如此一来，也使与非门(NAND)型阵列结构中的存储单元程序化、读取或抹除等操作较为复杂。在与非门型(NAND)阵列结构中，存储单元的程序化等操作都是采用通道F-N(Fowler-Nordheim)穿隧效应，使电子穿过穿隧氧化层注入浮置栅极。不过，由于最靠近共享源极区(Common Source)的存储单元其程序化速度，相较于同一存储单元列的其它存储单元快。因此，于操作时可能会造成该存储单元失效等问题，从而使得整个存储器不适合多阶(Multi-Level)使用。举例来说，在一具有15个存储单元的存储单元列中，最靠近共享源极区的存储单元其程序化至5伏特仅需10微秒，而同一存储单元列的其它14个存储单元程序化至3伏特却需要200微秒。
为了解决上述的问题，目前较常采用的方式是增加最靠近共享源极区的存储单元的宽度，例如将最靠近共享源极区的堆栈栅极结构的宽度由0.15微米增加至0.30微米。不过，如此会因最靠近共享源极区的存储单元的宽度与同一存储单元列的其它存储单元的宽度不同，而于操作时产生一些问题。所以，同样无法作为多阶存储器使用。因此，如何使上述的快闪存储器作为多阶存储器使用成为各界亟待解决的课题。
发明内容
有鉴于此，本发明的目的就是在提供一种多阶分离栅极快闪存储器，以解决现有的快闪存储器无法作为多阶存储器使用的问题。
本发明的另一目的是提供一种多阶分离栅极快闪存储器，以解决现有的快闪存储器无法作为多阶存储器使用的问题。
本发明提出一种多阶分离栅极快闪存储器，此快闪存储器由基底、存储单元列、拟(或称虚设)选择栅极(Dummy Select Gate)、源极区与漏极区所构成。而且，此存储单元列由多个存储单元串连而成，且各个存储单元包括堆栈栅极结构、选择栅极、第二栅间介电层与选择栅极介电层。其中，存储单元列配置于基底上，而各个存储单元的堆栈栅极结构配置于基底上，且堆栈栅极结构从基底起依序为穿隧介电层、浮置栅极、第一栅间介电层与控制栅极。选择栅极配置于堆栈栅极结构的一侧壁。第二栅间介电层配置于堆栈栅极结构侧壁与选择栅极之间。选择栅极介电层配置于选择栅极与基底之间。拟选择栅极配置于存储单元列的一侧，且与存储单元列最末端的存储单元的堆栈栅极结构侧壁邻接。源极区与漏极区分别配置于拟选择栅极与存储单元列侧边的基底中。
由于本发明的快闪存储器配置有拟选择栅极，因此在对此快闪存储器进行程序化操作时，可以增加最靠近此拟选择栅极的存储单元的程序化时间，而使存储单元列上的各个存储单元程序化具有一致性。所以，本发明的快闪存储器可以作为多阶存储器使用。
本发明提出另一种多阶分离栅极快闪存储器，此快闪存储器由基底、存储单元列、拟存储单元(Dummy Cell)、源极区与漏极区所构成。而且，此存储单元列由多个存储单元串连而成，且各个存储单元包括堆栈栅极结构、选择栅极、第二栅间介电层与选择栅极介电层。此外，拟存储单元由拟堆栈栅极结构与拟选择栅极所构成。其中，存储单元列配置于基底上，而各个存储单元的堆栈栅极结构配置于基底上，且堆栈栅极结构从基底起依序为穿隧介电层、浮置栅极、第一栅间介电层与控制栅极。选择栅极配置于堆栈栅极结构的一侧壁。第二栅间介电层配置于堆栈栅极结构侧壁与选择栅极之间。选择栅极介电层配置于选择栅极与基底之间。拟存储单元配置于存储单元列的一侧，而此拟存储单元的拟堆栈栅极结构配置于基底上，且拟堆栈栅极结构至少包括一拟控制栅极。拟选择栅极配置于拟堆栈栅极结构的一侧壁，且与存储单元列最末端的存储单元的堆栈栅极结构侧壁邻接。源极区与漏极区分别配置于拟存储单元与存储单元列侧边的基底中。
由于本发明的快闪存储器配置有拟存储单元，因此在对此快闪存储器进行程序化操作时，可以增加最靠近此拟存储单元的存储单元的程序化时间，而使存储单元列上的各个存储单元程序化具有一致性。所以，本发明的快闪存储器可以作为多阶存储器使用。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明。
图1是依照本发明一优选实施例的一种多阶分离栅极快闪存储器的剖面示意图。
图2是依照本发明另一优选实施例的一种多阶分离栅极快闪存储器的剖面示意图。
图3A至图3D是依照本发明一优选实施例的一种多阶分离栅极快闪存储器的制造流程剖面示意图。
简单符号说明100、300基底102、302井区104存储单元列106拟选择栅极108a、324a源极区108b、324b漏极区110、326层间介电层112、328插塞114、330导体层
116a～116o、314堆栈栅极结构118、204、304、304a穿隧介电层120、206、306、306a浮置栅极(导体层)122、126a、126b、208、308、308a、312、318栅间介电层(绝缘层)124、210、310控制栅极(导体层)128选择栅极介电层130a～130o、320选择栅极(导体层)200拟存储单元202拟堆栈栅极结构212a、212b拟栅间介电层214拟选择栅极介电层216、322拟选择栅极316介电层W宽度具体实施方式
图1是绘示依照本发明一优选实施例的一种多阶分离栅极快闪存储器的剖面示意图。在本实施例中，以一具有15个存储单元的与非门(NAND)型阵列结构存储单元列加以说明，然非用以限定本发明。
请参照图1，本发明的多阶分离栅极快闪存储器至少由基底100、P型井区102、存储单元列104、拟选择栅极106、源极区108a、漏极区108b、层间介电层110、插塞112与导体层114所构成。而且，此存储单元列104由多个存储单元串连而成，且各个存储单元包括堆栈栅极结构116a～116o(各个堆栈栅极结构116a～116o包括穿隧介电层118、浮置栅极120、栅间介电层122与控制栅极124)、栅间介电层126a、126b、选择栅极介电层128与选择栅极130a～130o所构成。
其中，基底100例如是P型硅基底，且在此基底100中例如是配置有P型井区102。
存储单元列104的堆栈栅极结构116a～116o配置于基底100上，且各个存储单元的堆栈栅极结构116a～116o从基底100起依序为穿隧介电层118、浮置栅极120、栅间介电层122与控制栅极124。此外，各个堆栈栅极结构116a～116o的控制栅极120的宽度W例如是相同的。在一优选实施例中，其宽度W例如是0.15微米。
选择栅极130a～130o配置于各个堆栈栅极结构116a～116o的一侧壁，且选择栅极130b～130o与相邻的另一堆栈栅极结构116a～116n邻接。换言之，位于每两个堆栈栅极结构(例如堆栈栅极结构116a与116b)之间的选择栅极(例如选择栅极130b)填满该二堆栈栅极结构(例如堆栈栅极结构116a与116b)之间的间隙。
栅间介电层126a例如是配置于浮置栅极120的侧壁与各个选择栅极130a～130o之间，而栅间介电层126b例如是配置于控制栅极124的顶部以及其侧壁与各个选择栅极130a～130o之间。
选择栅极介电层128配置于各个选择栅极130a～130o与基底100之间。
拟选择栅极(Dummy Select Gate)106配置于存储单元列104的一侧，且与存储单元列104最末端的存储器的堆栈栅极结构(例如堆栈栅极结构116o)侧壁邻接。其中，此拟选择栅极106的材料例如是与选择栅极130a～130o相同，但于存储器的操作时，只用于打开源极区108a与堆栈栅极结构116o之间的通道，而非用于选择指定的存储单元。
源极区108a与漏极区108b分别配置于拟选择栅极106与存储单元列104侧边的基底100中。其中，此源极区108a例如是作为共享源极区，而漏极区108b例如是作为位线。
层间介电层110覆盖堆栈栅极结构116a～116o、选择栅极130b～130o、拟选择栅极106与基底100表面。
插塞112配置于层间介电层110中，且与漏极区108b电连接。
导体层114配置于层间介电层110上，且与插塞112电连接。
由于上述的多阶分离栅极快闪存储器配置有拟选择栅极，因此在对此快闪存储器进行程序化操作时，可以增加最靠近此拟选择栅极的存储单元(例如堆栈栅极结构116o)的程序化时间，而使存储单元列上的各个存储单元(例如堆栈栅极结构116a～116o)程序化具有一致性，于是就可以对存储单元进行多阶程序化操作。
而且，由于同一存储单元列上的各个堆栈栅极结构其控制栅极的尺寸皆相同，因此本发明亦可以解决现有因存储单元尺寸不一致而衍生的问题。所以，本发明的快闪存储器可以作为多阶存储器使用，如此将可以降低成本。
此外，在另一优选实施例中，上述的拟选择栅极106亦可由一拟存储单元(Dummy Cell)200取代，且此其拟存储单元200例如与同一存储单元列的其它存储单元相同，但于存储器的操作时，不会产生实质的功效，只用于打开源极区108a与堆栈栅极结构116o之间的通道。详细说明如下。
图2是绘示依照本发明一优选实施例的另一种多阶分离栅极快闪存储器的剖面示意图。此存储器除了图1的拟选择栅极106被拟存储单元200取代之外，其余构件及相关的配置与图1相同。因此，与图1相同标号的构件不再赘述。
请参照图2，在本实施例中，拟存储单元200由拟堆栈栅极结构202(此拟堆栈栅极结构202包括穿隧介电层204、浮置栅极206、栅间介电层208与控制栅极210)、拟栅间介电层212a、212b、拟选择栅极介电层214与拟选择栅极216所构成。
拟存储单元200的拟堆栈栅极结构202配置于基底100上，且此拟堆栈栅极结构202从基底100起依序为穿隧介电层204、浮置栅极206、栅间介电层208与控制栅极210。
拟栅间介电层212a例如是配置于浮置栅极206的侧壁，而拟栅间介电层212b例如是配置于控制栅极210的顶部与侧壁。
拟选择栅极介电层214配置于存储单元列104与拟堆栈栅极结构202之间所裸露的基底100上。
拟选择栅极216配置于拟堆栈栅极结构202的一侧壁，且与存储单元列104最末端的存储单元的堆栈栅极结构116o邻接，并且覆盖拟栅间介电层212a、拟栅间介电层212b与拟选择栅极介电层214。亦即，拟选择栅极216位于堆栈栅极结构116o与拟堆栈栅极结构202之间，且填满堆栈栅极结构116o与拟堆栈栅极结构202之间的间隙。
源极区108a与漏极区108b分别配置于拟存储单元202与存储单元列104侧边的基底100中。
由于上述的多阶分离栅极快闪存储器配置有拟存储单元，因此在对此快闪存储器进行程序化操作时，会增加最末端的存储单元(例如堆栈栅极结构116o)的程序化时间，而使存储单元列上的各个存储单元(例如堆栈栅极结构116a～116o)程序化具有一致性，于是就可以对存储单元进行多阶程序化操作。
而且，由于同一存储单元列上的各个堆栈栅极结构的尺寸皆相同，因此本发明亦可以解决现有因存储单元尺寸不一致而衍生的问题。所以，本发明的快闪存储器可以作为多阶存储器使用，如此将可以降低成本。
接着，说明图1的多阶分离栅极快闪存储器的制造方法。图3A至图3D是绘示依照本发明一优选实施例的一种多阶分离栅极快闪存储器的制造流程剖面示意图。
首先，请参照图3A，提供基底300，在此基底300中已形成元件隔离结构(未绘示)以定义出有源区。接着，于基底300中形成P型井区302。然后，于此基底300表面形成一层穿隧介电层304，此穿隧介电层304的材料例如是氧化硅，穿隧介电层304的形成方法例如是热氧化法。
接着，于穿隧介电层304上形成一层条状的导体层306，其材料例如是掺杂的多晶硅，此导体层306的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之。
接着，请参照图3B，于基底300上形成一层栅间介电层308。栅间介电层308的材料例如是氧化硅/氮化硅/氧化硅复合层等。栅间介电层308的形成步骤例如是先以热氧化法形成一层氧化硅层后，利用化学气相沉积法形成氮化硅层，接着再用湿氢/氧气(H2/O2gas)去氧化部分氮化硅层而形成另一层氧化硅层。当然，栅间介电层308的材料也可以是氧化硅层、氧化硅/氮化硅等。
接着，于基底300上形成一层导体层(未绘示)后，利用掩模(未绘示)将导体层图案化，用以定义出作为控制栅极之用的导体层310。导体层310的材料例如是掺杂的多晶硅，导体层310的形成方法例如是以临场(In-Situ)掺杂离子的方式，利用化学气相沉积法以形成之。
移除掩模之后，于导体层310的侧壁与顶部形成绝缘层312(栅间介电层)。绝缘层312的材料例如是氧化硅，形成绝缘层312的方法例如是热氧化法。而且，绝缘层312的形成方法也可以先沉积一层绝缘材料层后，进行一蚀刻步骤，而只留下位于导体层310顶部与侧壁的绝缘材料层。当然，在导体层310上也可以形成有一层顶盖层(未绘示)，然后直接在导体层310侧壁形成绝缘层312。
接着请参照图3C，以导体层310与绝缘层312为掩模定义栅间介电层308、导体层306与穿隧介电层304，使其分别形成栅间介电层308a、导体层306a与穿隧介电层304a。其中，导体层306a做为浮置栅极之用。亦即，图3C中的导体层(控制栅极)310、栅间介电层308a、导体层(浮置栅极)306a与氧化层304a(穿隧氧化层)构成堆栈栅极结构314。然后，于堆栈栅极结构314之间所裸露的基底300上形成介电层316，并于导体层306a(浮置栅极)的侧壁形成绝缘层(栅间介电层)318。其中，介电层316与绝缘层318的材料例如是氧化硅，介电层316与绝缘层318的形成方法例如是热氧化法。
接着请参照图3D，于堆栈栅极结构314的侧壁上形成导体层320，此导体层320作为选择栅极之用，而位于两末端的其中一导体层320作为一拟选择栅极322之用。导体层320的材料例如是掺杂的多晶硅，导体层320的形成方法例如是先以临场掺杂离子的方式，利用化学气相沉积法于基底300上形成一层导体层(未图示)，且此导体层会填满堆栈栅极结构314之间的间隙。然后，移除部分的导体层，保留下位于多个堆栈栅极结构314间隙及侧壁上的导体层。而且，由于相邻二堆栈栅极结构314彼此距离较近，因此位于相邻二堆栈栅极结构314的相对侧壁上的导体层320会彼此相连，即会填满堆栈栅极结构314之间的间隙。
之后，以堆栈栅极结构314与导体层320为掩模，于位于两末端的该二导体层320(其中之一为拟选择栅极322)侧边的基底300中分别形成源极区324a与漏极区324b。其中，此源极区324a例如是作为共享源极区，而漏极区324b例如是作为位线。
继之，于基底300上形成层间介电层326，于层间介电层326中形成与漏极区324b电连接的插塞328，并于层间介电层326上形成与插塞328电连接的导体层330。后续完成存储器的工艺为本领域技术人员所周知，在此不再赘述。
由于本发明的快闪存储器在存储单元列的两末端的其中一形成拟选择栅极，因此在对此快闪存储器进行程序化操作时，可以增加最靠近此拟选择栅极的存储单元的程序化时间，而使存储单元列上的各个存储单元程序化具有一致性。
而且，由于同一存储单元列上的各个堆栈栅极结构的尺寸皆相同，因此本发明亦可以解决现有因存储单元尺寸不一致而衍生的问题。所以，利用本发明的方法所形成的快闪存储器可以作为多阶存储器使用，如此将可以降低成本。
另外，如图2所示的快闪存储器其制造方法与现有兼容，其仅需于工艺中预留一个拟存储单元的空间即可。换言之，拟存储单元的工艺可与存储单元列的工艺可一同进行。因此，不会增加其它的设备成本，且制作出来的快闪存储器可于多阶操作下使用。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种多阶分离栅极快闪存储器，包括一基底；一存储单元列，配置于该基底上，该存储单元列由多个存储单元串连而成，且各该存储单元包括一堆栈栅极结构，配置于该基底上，且该堆栈栅极结构从该基底起依序为一穿隧介电层、一浮置栅极、一第一栅间介电层与一控制栅极；一选择栅极，配置于该堆栈栅极结构的一侧壁；一第二栅间介电层，配置于该堆栈栅极结构侧壁与该选择栅极之间；以及一选择栅极介电层，配置于该选择栅极与该基底之间；一拟选择栅极，配置于该存储单元列的一侧，且与该存储单元列最末端的存储单元的堆栈栅极结构侧壁邻接；以及一源极区与一漏极区，分别配置于该拟选择栅极与该存储单元列侧边的该基底中。
2.如权利要求1所述的多阶分离栅极快闪存储器，其中各该存储单元的该控制栅极的宽度相同。
3.如权利要求1所述的多阶分离栅极快闪存储器，其中该拟选择栅极与该选择栅极的材料相同。
4.如权利要求1所述的多阶分离栅极快闪存储器，其中该源极区作为共享源极区，而该漏极区作为位线。
5.如权利要求1所述的多阶分离栅极快闪存储器，其中该第一栅间介电层的材料包括氧化硅/氮化硅/氧化硅复合层。
6.如权利要求1所述的多阶分离栅极快闪存储器，其中该选择栅极、该浮置栅极、该控制栅极的材料包括掺杂多晶硅。
7.一种多阶分离栅极快闪存储器，包括一基底；一存储单元列，配置于该基底上，该存储单元列由多个存储单元串连而成，且各该存储单元包括一堆栈栅极结构，配置于该基底上，且该堆栈栅极结构从该基底起依序为一穿隧介电层、一浮置栅极、一第一栅间介电层与一控制栅极；一选择栅极，配置于该堆栈栅极结构的一侧壁；一第二栅间介电层，配置于各该堆栈栅极结构侧壁与该选择栅极之间；以及一选择栅极介电层，配置于该选择栅极与该基底上；一拟存储单元，配置于该存储单元列的一侧，该拟存储单元包括一拟堆栈栅极结构，配置于该基底上，且该拟堆栈栅极结构至少包括一拟控制栅极；以及一拟选择栅极，配置于该拟堆栈栅极结构的一侧壁，且与该存储单元列最末端的该存储单元的该堆栈栅极结构侧壁邻接；以及一源极区与一漏极区，分别配置于该拟存储单元与该存储单元列侧边的该基底中。
8.如权利要求7所述的多阶分离栅极快闪存储器，其中各该存储单元的该控制栅极与该拟控制栅极的宽度相同。
9.如权利要求7所述的多阶分离栅极快闪存储器，还包括一拟栅间介电层，配置于该拟选择栅极与该拟堆栈栅极结构之间。
10.如权利要求7所述的多阶分离栅极快闪存储器，还包括一拟选择栅极介电层，配置于该拟选择栅极与该基底之间。
11.如权利要求7所述的多阶分离栅极快闪存储器，其中该拟选择栅极与该选择栅极的材料相同。
12.如权利要求7所述的多阶分离栅极快闪存储器，其中该拟堆栈栅极结构与该堆栈栅极结构相同。
13.如权利要求7所述的多阶分离栅极快闪存储器，其中该源极区作为共享源极区，而该漏极区作为位线。
14.如权利要求7所述的多阶分离栅极快闪存储器，其中该第一栅间介电层的材料包括氧化硅/氮化硅/氧化硅复合层。
15.如权利要求7所述的多阶分离栅极快闪存储器，其中该选择栅极、该浮置栅极、该控制栅极的材料包括掺杂多晶硅。
全文摘要
一种多阶分离栅极快闪存储器，此快闪存储器由基底、存储单元列、拟选择栅极、源极区与漏极区所构成。而且，此存储单元列由多个存储单元串连而成，且各个存储单元至少包括堆栈栅极结构与选择栅极。各个存储单元的堆栈栅极结构配置于基底上。选择栅极配置于堆栈栅极结构的一侧壁。拟选择栅极配置于存储单元列的一侧，且与存储单元列最末端的存储单元的堆栈栅极结构侧壁邻接。源极区与漏极区分别配置于拟选择栅极与存储单元列侧边的基底中。
文档编号H01L21/8247GK1770459SQ20041009221
公开日2006年5月10日 申请日期2004年11月3日 优先权日2004年11月3日
发明者洪至伟, 郭辉宏 申请人:力晶半导体股份有限公司