专利名称：采用多个介电纳米团簇的永久性存储单元及其制造方法
技术领域：
本发明涉及一种永久性存储单元及其制造方法，更具体地说，涉及一种采用多个介电纳米团簇(dielectric nanocluster)的永久性存储单元及制造该存储单元的方法。
本申请要求享有2003年9月26日提交的申请号为2003-66939的韩国专利申请的优先权，该申请的公开内容作为本申请的参考。
背景技术：
由于永久性存储设备在没有电源供应时也能保持数据，人们希望拥有这种设备。这些设备包括闪速存储器，它们已广泛应用于文件系统、存储卡和便携式设备等。
永久性存储设备可按具有叠层栅结构、凹口栅极结构或纳米点栅极结构(nanodot gate structure)来分类。叠层栅结构的特点在于在半导体基底的沟道区上顺序叠置隧道氧化物层、浮栅、控制栅介电层和控制栅。
具有叠层栅结构的永久性存储单元通过热电子注入而编程，在这种情况中，对控制栅施加高电压，并在源极和漏极之间产生电位差。因此，在漏极附近的沟道区产生热电子，热电子穿过隧道氧化物层的能障注入浮栅中。当电子被注入浮栅中时，激活晶体管所需的阈电压升高。
在读操作的过程中，通过对控制栅施加小电压来检测存储单元的状态。也就是说，当浮栅不包含电子时，该电压足够使晶体管在较低的阈电压下工作。但所施加的电压低于由包含电子的浮栅引起的升高的电压。因此，将低于升高的阈电压的电压施加给控制栅时，如果浮栅包含电子，则在被编程的单元中没有电流流动。通过检查是否有电流流过晶体管，可以知道浮栅的状态，从而知道存储单元表示1还是0。
可以借助于Fowler-Nordheim隧穿(tunneling)(下文中表述为F-N隧穿)从浮栅中移除(remove)电子来擦除具有叠层栅结构的永久性存储单元的信息。在F-N隧穿过程中，在源极施加高电压，在控制栅和基底施加0V电压。结果，在源极区和浮栅之间产生强电场，从而引发F-N隧穿。
具有叠层栅结构的永久性存储单元不是理想的解决方案，部分原因出于电子的保持问题。为使永久性存储单元保持所编程的状态，必须保持注入浮栅的电子。然而，当如隧道介电层上存在小孔缺陷时，注入浮栅的电子通过这些缺陷而逸出(escape)。遗憾的是，由于浮栅由导电层构成，电子可以在浮栅内自由运动，因此单个小孔就可导致浮栅中大部分电子逸出。
叠层栅结构存在的另一问题是过度擦除(overerasing)。当注入浮栅的电子被移除的次数太多时，则可能发生过度擦除。
已开发出纳米点栅极结构，可用于部分地解决叠层栅结构中固有的电子保持和过度擦除问题。制造具有纳米点栅极结构的半导体设备的方法已被Sugiyama等在专利号为6,060,743、名称为“Semiconductor memory devicehaving multilayer group IV nanocrystal quantum dot floating gate and method ofmanufacturing the same”的美国专利和被Ueda等在专利号为6,090,666、名称为“Method for fabricating semiconductor nanocrystal and semiconductormemory device using the semiconductor nanocrystal”的美国专利文献中公开。
这种被认可的方法通常形成纳米点的线，并用这样的线代替浮栅。在这些方法中，纳米点由如硅(Si)或锗(Ge)之类的半导体形成，并通过介电层彼此隔离。在编程的过程中，电子被注入到纳米点中，由于纳米点彼此隔离，纳米点中的电子运动被抑制。因此，如果在隧道介电层中存在单个小孔，只有该单个小孔附近的纳米点中的电子可能逸出，而浮栅通常依然保持编程。因此，这种纳米点结构加强了浮栅的电荷保持能力。
此外，由于纳米点中的电子运动被抑制，过度擦除的问题也减轻了。当通过F-N隧穿从源极附近移除被注入浮栅的电子时，过度擦除只发生在源极附近而不发生在整个浮栅中。
为了制造方便和其它原因，人们期望用导电材料而不用半导体材料形成纳米点。然而，用导电材料形成纳米点也存在问题。例如，当纳米点附近的介电层如隧道介电层中存在缺陷时，传统的导电纳米点容易由于电流泄漏而失去被注入的电子。当在部分隧道介电层中存在缺陷时，部分纳米点中产生电流泄漏，而且纳米点逐渐显示出不均匀的电荷空间分布。为了弥补由于泄漏的电流引起的电荷丢失，可以形成附加电路，但伴随的是芯片面积的增大。
此外，当纳米点由导电材料形成时，依然存在过度擦除问题。过度擦除弱化了存储单元的程序设计特征(programming characteristic)，从而导致存储单元出现故障。
本发明的实施致力于解决现有技术中存在的这些和其它局限性。
发明内容
因此，本发明的一方面是提供一种永久性存储单元，其能够防止由于隧道介电层或控制栅介电层存在缺陷而引起的电流泄漏，并能将过度擦除减至最小。
本发明的另一方面是提供一种制造永久性存储单元的方法。
在本发明的一实施方式中，永久性存储单元采用多个非导电的纳米团簇。该永久性存储单元包括具有沟道区的半导体基底。控制栅置于所述沟道区之上。控制栅介电层置于沟道区和控制栅之间。多个介电纳米团簇设置在沟道区和控制栅介电层之间。每个介电纳米团簇可以通过控制栅介电层与相邻的纳米团簇分隔。此外，隧道介电层置于多个介电纳米团簇和沟道区之间。源极和漏极位于半导体基底上且被沟道区和控制栅分隔。
多个纳米团簇中的每一个可以是高-K介电纳米团簇。高-K介电纳米团簇可以是如氮化硅(SiN)或氮化硼(BN)之类的氮化物，或如碳化硅(SiC)、富含硅的氧化物、氧化铝(AL2O3)、氧化锆(ZrO2)、氧化铪(HfO2)或氧化镧(la2O3)之类的高-K介电材料。或者，高-K介电纳米团簇可以由从SiN、BN、SiC、富含硅的氧化物、AL2O3、ZrO2、HfO2或la2O3中选出的至少两种材料的混合物构成，或由从上述组中选出的至少两层叠层构成。
在程序操作中，电子被注入多个介电纳米团簇中。由于纳米团簇为介电材料，它们在电子保持方面具有良好的性能。因此，即使在纳米团簇附近的隧道介电层或控制栅介电层存在缺陷，也可防止电流泄漏。此外，由于纳米团簇为介电材料，在擦除操作过程中，可将过度擦除减至最小。
优选将导电纳米点设置在多个介电纳米团簇中的每一个上。导电纳米点可以为Si、Ge或金属纳米点。在编程过程中，电子也可以注入到导电纳米点中。即使将电子注入导电纳米点中、而且隧道介电层中可能存在缺陷，借助于介电纳米团簇也可防止电流泄漏。
隧道介电层可以互相连接，以覆盖整个沟道区。
在另一实施方式中，本发明提供一种制造采用多个介电纳米团簇的永久性存储单元的方法。该方法包括在半导体基底上顺序形成隧道介电层和陷阱介电层(trap dielectric layer)。在所述陷阱介电层上形成半导体或金属纳米点。利用纳米点作为蚀刻掩模，蚀刻陷阱介电层以形成介电纳米团簇。在具有介电纳米团簇的半导体基底上形成控制栅介电层和控制栅导电层。利用光刻和蚀刻工艺对控制栅导电层、控制栅介电层、纳米点和纳米团簇构图，以便在半导体基底的预定区域上形成栅极图形。利用控制栅作为离子注入掩模，注入杂质离子以形成源极和漏极。
该方法优选还包括在蚀刻陷阱介电层之后，利用纳米点作为蚀刻掩模继续蚀刻隧道介电层，以暴露半导体基底。据此，隧道介电层被限定在介电纳米团簇之下，并用控制栅介电层覆盖被暴露的半导体基底的上面部分。
该方法优选还包括使纳米点氧化。当纳米点被氧化时，可以降低控制栅介电层对纳米点的蚀刻选择比，从而在形成栅极图形时，能方便地蚀刻和移除纳米点。
优选的是，形成源极和漏极可以包括利用控制栅作为离子注入掩模，通过在具有栅极图形的半导体基底上注入杂质离子形成扩展区(extensionregion)和晕状部分(halo)。形成间隔物(spacer)以覆盖栅极图形的侧壁，并利用控制栅和间隔物作为离子注入掩模注入高密度杂质离子。
从下面结合附图对示例性实施方式的详细描述中可以更好地理解本发明，而其保护范围可从所附的权利要求中体现出来。
通过结合附图对优选实施方式的详细描述，对本领域技术人员而言，本发明的上述和其它特征和优越性将更加明显。附图中图1是本发明一优选实施方式的永久性存储单元的布局图；图2至8为沿图1中I-I线剖切的横向剖面图，用来图示说明根据本发明一优选实施方式的制造永久性存储单元的方法。
具体实施例方式
以下结合附图更全面地描述本发明的实施方式，附图中示出了本发明的优选实施方式。当然，本发明可以有不同的实施方式，而不应解释为限于本文所提出的实施方式。更确切地说，提供这些实施方式可使得本发明公开更充分和完整，并能向本领域的技术人员全面表述本发明的范围。整个说明书中相同的附图标记代表类似部件。应当理解，当描述为将部件例如层、区域或基底“设置在另一部件上”或“设置到另一部件上”时，可将该部件直接设置在另一部件上，或也可以存在介于其间的部件。另外，所述层、区或基底可以部分地处于另一部件中或部分地嵌入另一部件中。
图1是本发明一实施方式的永久性存储单元的布局图；图8为沿图1中I-I线剖切的永久性存储单元的横向剖面图。
参见图1和图8，隔离(isolation)区12以基本一致的间隔被排列在半导体基底11的单元区中。半导体基底11可以是如硅基底或在绝缘体上生长硅(SOI)的基底之类的半导体基底。将设备隔离区12之外的区域定义为激活区。激活区包括沟道区26、以及被沟道区26分隔的源极23s和漏极23d。此外，晕状部分23h可以设置在源极23s和/或漏极23d的附近。
控制栅21a横过沟道区26延伸。控制栅21a由导电层、例如掺杂多晶硅层构成。
控制栅介电层图形19a被置于控制栅21a和沟道区26之间。控制栅介电层图形19a为由如SiO2或SiON之类的材料构成的介电层。
多个介电纳米团簇15a被置于控制栅介电层图形19a和沟道区26之间。控制栅介电层图形19a将介电纳米团簇15a分隔开。
优选介电纳米团簇15a可以由例如SiN或BN之类的氮化物、或由如SiC、富含硅的氧化物、AL2O3、HfO2、及La2O3之类的高-K介电材料构成。所述氮化物和高-K介电材料具有良好的浮获电子的性能。此外，每一介电纳米团簇15a可以是包括从SiN、BN、SiC、富含硅的氧化物、AL2O3、ZrO2、HfO2或la2O3中选出的至少两种材料的混合物或化合物层的纳米团簇，或是包括从上述组中选出的材料形成的至少两层材料叠层的纳米团簇。
纳米点17可以置于介电纳米团簇15a之上。纳米点17既可以由如Si或Ge之类的半导体材料构成，也可以由金属材料构成，或由它们的氧化物构成。
隧道介电层13置于介电纳米团簇15a和沟道区26之间。可将隧道介电层13限定在介电纳米团簇15a之下，并且，在隧道介电层13中由此而产生的空余空间可以用控制栅介电层19a来填充。此外，如图8所示，隧道介电层13可以互相连接，以基本覆盖沟道区26的整个表面。
所述隧道介电层13可以由SiO2、SiON、La2O3或AL2O3、以及这些材料中的至少两种材料的叠层或混合层构成。
间隔物25可以覆盖控制栅21a和控制栅介电层19a的侧壁。
位线31横过控制栅21a上方。位线31可以通过接触插头29与漏极23d电连接。位线31和控制栅21a被中间绝缘层27电绝缘。
可将通过另外的接触插头(未示出)与源极23s电连接的共用电极(未示出)设置在与位线31相同的平面上。
现在描述本发明一实施方式的永久性存储单元的制造方法，并将描述所述存储单元的操作，如程序、读和擦除操作。
图2至8为沿图1中I-I线剖切的横剖面图，其示出了永久性存储单元的制造方法。
参见图1和2，在半导体基底11上形成隔离层12。可以利用传统的隔离工艺、如硅的局部氧化(LOCOS)工艺或浅沟隔离(STI)工艺形成隔离层12。
隧道介电层13形成在具有隔离层12的半导体基底11上。优选的是，隧道介电层13可以由如SiO2、SiON、La2O3、ZrO2或AL2O3之类的介电材料构成，也可由上述材料中至少两种材料的叠层或复合层构成。隧道介电层13可由SiO2构成。
陷阱介电层15形成在具有隧道介电层13的半导体基底11上。陷阱介电层15由具有良好的电荷俘获能力的介电层构成。通常，高-K介电层具有良好的电荷陷阱能力。优选的是，陷阱介电层15由如SiN或BN之类的氮化物构成，或由如SiC、富含硅的氧化物、AL2O3、ZrO2、HfO2、及La2O3之类的高-K介电层构成。可供选择的是，陷阱介电层15可以由包括从SiC、富含硅的氧化物、AL2O3、ZrO2、HfO2、或La2O3中选出的至少两种材料的混合物层构成，也可以由从上述组中选出的材料形成的至少两层叠层构成。
参见图1和3，在陷阱介电层15上形成纳米点17，并使其彼此分隔。纳米点17可以由如Si或Ge之类的半导体材料或金属材料构成。纳米点17可以用众所周知的方法形成。也就是说，纳米点17可以用化学气相淀积(CVD)、或超高真空化学气相沉积(UHVCVD)形成，也可以在沉积非结晶层或多晶层之后，在高温下使所述沉积层晶化而形成。
优选的是，如果纳米点17的氧化物对陷阱介电层15具有蚀刻选择性，则可使纳米点17氧化。
参见图1和4，利用纳米点17作为蚀刻掩模，蚀刻陷阱介电层15，以形成多个介电纳米团簇15a。在一实施方式中，可沿所述陷阱介电层15对隧道介电层13进行蚀刻，直到暴露出半导体基底11的上表面为止。
若在蚀刻所述陷阱介电层15之前纳米点17没有被氧化，可以在多个介电纳米团簇15a形成之后再使纳米点17氧化。
参见图1和5，在具有多个介电纳米团簇15a的半导体基底11上顺序形成控制栅介电层19和控制栅导电层21。
控制栅介电层19可以由如SiO2或SiON之类的介电层构成。此外，控制栅介电层19可以用原位蒸汽发生(in-situ tream generation)(ISSG)、湿式氧化、干式氧化、CVD或原子层沉积(atomic layer deposition)(ALD)技术形成。
控制栅导电层21可以由从Poly-Si、W、SiGe、SiGeC、Mo、MoSi2、Ti、TiSi2和TiN组成的组中选出的材料形成的至少一材料层构成，优选由Poly-Si层构成。
为了对控制栅导电层21构图，可在控制栅导电层21上形成硬掩膜层(未示出)。
参见图1和6，利用光刻和蚀刻工艺依序对控制栅导电层21、控制栅介电层19、纳米点17和多个介电纳米团簇构图，以形成横过半导体基底11的激活区上方的栅极图形20。栅极图形20包括顺序叠置的介电纳米团簇15a、位于所述纳米团簇15a上的纳米点17、控制栅介电层图形19a及控制栅21a。介电纳米团簇15a被控制栅介电层图形19a分隔。
如果纳米点17被氧化，控制栅介电层19对纳米点17的蚀刻选择性将降低。因此，在形成栅极图形20的同时，通过蚀刻可以方便地移除纳米点17。
优选的是，在形成栅极图形20的同时，可以蚀刻隧道介电层13，以暴露一部分半导体基底11。
参见图1和7，在形成栅极图形20之后，使用控制栅21a作为离子注入掩模，将杂质离子注入半导体基底11中，以形成源极23s和漏极23d。
源极23s和漏极23d可以利用常规的延伸离子注入(extension ion implant-tation)和高密度杂质离子注入工艺来形成。优选的是，可用控制栅21a作为离子注入掩模，注入N型杂质离子，以在具有栅极图形20的半导体基底11的表面上形成扩展区。
形成扩展区之后或之前，注入P型杂质离子，以形成晕状部分23h。可以在源极23s和/或漏极23d附近形成晕状部分23h。
在具有扩展区和晕状部分23h的半导体基底11上形成间隔物层。间隔物层可以由氧化硅层或氮化硅层构成。接着，背面蚀刻(etch back)间隔物层，以形成覆盖栅极图形20的侧壁的间隔物25。此时，隧道氧化物层13的一部分也被移除，以暴露半导体基底11的上表面。
使用间隔物25和控制栅21a作为离子注入掩模，注入N型高密度杂质离子，以形成源极/漏极23s和23d。
参见图1和8，在具有源极/漏极23s和23d的半导体基底11上形成中间绝缘层27。对中间绝缘层27构图，以形成露出漏极23d的接触孔。
接着，形成通过接触孔与漏极区23d电连接的位线31。在形成位线31之前，可以形成填充接触孔的接触插头29。
现将参照图8描述本发明此优选实施方式的永久性存储单元的程序、读和擦除操作。
通过向控制栅21a和源极区23s施加电压并将漏极区23d接地来执行程序操作。由此，在源极23s附近产生热电子。
热电子穿过隧道介电层13的能障被注入源极23s附近的多个介电纳米团簇15a中。由于热电子被注入多个介电纳米团簇15a中，永久性存储单元的阈电压Vth提高。因此，信息被存储在永久性存储单元中。由于介电纳米团簇15a被控制栅介电层19a分隔，因此注入到任何一个介电纳米团簇中的电子都不会运动到其它介电纳米团簇中。
同时，多个介电纳米团簇15a由非导电材料构成。因此，即使在介电纳米团簇15a附近的隧道介电层13或控制栅介电层19a中存在缺陷，也可以防止电流泄漏。
此外，可以通过将源极23s和漏极23d接地并向控制栅21a和半导体基底11施加电压以减小F-N隧穿来执行程序操作。此时，借助于F-N隧穿电子被均匀地注入到多个介电纳米团簇15a中。在这种情况下，即使在隧道介电层13或控制栅介电层19a中存在缺陷，也可以防止电流泄漏。
通过向控制栅21a和漏极23d施加电压并将源极23s接地来执行读操作。此时，施加在控制栅上的栅极电压Vg低于电子注入多个介电纳米团簇15a时的阈电压。因此，在介电纳米团簇15a中注入有热电子的那些单元中，没有沟道电流流过。所以，在注入有热电子的介电纳米团簇15a的那些单元中获得信息0。
在介电纳米团簇15a中没有注入热电子的那些单元中，栅极电压Vg开启沟道，从而可使电流流过。因此，在介电纳米团簇15a中没有注入热电子的那些单元中获得信息1。
利用热空穴注入可执行擦除操作。也就是说，通过向控制栅21a施加负电压，在源极23s附近产生热空穴。借助于控制栅21a的电压，热空穴穿过隧道介电层13的能障而被注入源极附近的介电纳米团簇15a中。注入介电纳米团簇15a中的热空穴排除介电纳米团簇15a中的电子。
由于介电纳米团簇15彼此分隔且由非导电材料构成，过度擦除被降至最小。此外，由于在程序操作过程中，热电子被限制性地注入并保持在源极23s附近的介电纳米团簇15a中，利用热空穴注入的擦除操作对于只在源极附近的介电纳米团簇15a执行而言是足够的。
当借助于F-N隧穿电子被均匀地注入多个介电纳米团簇15a中时，可以利用F-N隧穿来执行擦除操作。即，向控制栅21a施加负电压并向半导体基底11施加正电压。因此，注入介电纳米团簇15a中的电子通过隧穿被擦除。
根据本发明，通过使用介电纳米团簇来保持电子，可以防止由隧道介电层或控制栅介电层中存在缺陷而引起的电流泄漏，并且，可提供擦除过程中具有能将过度擦除降至最小的永久性存储单元。此外，可制造出使用所述介电纳米团簇的永久性存储单元。
虽然上面结合优选实施方式具体示出和描述了本发明，但是本领域技术人员懂得，在不超出由所附权利要求限定的本发明的构思和范围的前提下，可以作出多种形式上和细节上的改变。
权利要求
1.一种永久性存储单元，包括具有沟道区的半导体基底；置于所述沟道区之上的控制栅；置于所述沟道区和所述控制栅之间的控制栅介电层；置于所述沟道区和所述控制栅介电层之间的多个介电纳米团簇，每个介电纳米团簇与相邻纳米团簇由所述控制栅介电层分隔；置于所述多个介电纳米团簇和所述沟道区之间的隧道介电层；及位于所述半导体基底上并被所述沟道区分隔的源极和漏极。
2.如权利要求1所述的永久性存储单元，其中，所述多个介电纳米团簇包括高-K介电纳米团簇。
3.如权利要求2所述的永久性存储单元，其中，所述高-K介电纳米团簇包括SiN或BN纳米团簇。
4.如权利要求3所述的永久性存储单元，其中，所述隧道介电层包括从SiO2、SiON、AL2O3、ZrO2和La2O3组成的组中选出的材料构成的至少一层，或包括从上述组中选择的至少两种材料的混合物层。
5.如权利要求2所述的永久性存储单元，其中，所述高-K介电纳米团簇是从SiC、富含硅的氧化物、AL2O3、ZrO2、La2O3组成的组中选出的材料及其化合物构成的纳米团簇。
6.如权利要求2所述的永久性存储单元，其中，所述高-K介电纳米团簇包括从SiN、BN、SiC、富含硅的氧化物、AL2O3、ZrO2、或La2O3中选出的至少两种材料的混合物的纳米团簇。
7.如权利要求2所述的永久性存储单元，其中，所述高-K介电纳米团簇包括从SiN、BN、SiC、富含硅的氧化物、AL2O3、ZrO2、HfO2或La2O3中选出的材料的至少两层叠置的纳米团簇。
8.如权利要求1所述的永久性存储单元，其中，还包括位于所述多个纳米团簇上的导电纳米点。
9.如权利要求8所述的永久性存储单元，其中，所述导电纳米点为Si、Ge或金属纳米点。
10.如权利要求1所述的永久性存储单元，其中，所述隧道介电层基本覆盖所述沟道区的整个表面。
11.一种制造永久性存储单元的方法，包括在半导体基底上形成隧道介电层；在所述隧道介电层上形成陷阱介电层；蚀刻所述陷阱介电层以形成介电纳米团簇；在所述介电纳米团簇上顺序形成控制栅介电层和控制栅导电层；顺次对所述控制栅导电层、所述控制栅介电层、所述纳米点和所述纳米团簇构图，以在所述半导体基底的区域上形成栅极图形；及在所述半导体基底上相邻于所述栅极图形处形成源极和漏极。
12.如权利要求11所述的方法，其中，所述陷阱介电层由高-K介电层构成。
13.如权利要求12所述的方法，其中，所述高-K介电层为SiN或BN层。
14.如权利要求13所述的方法，其中，所述隧道介电层包括从SiO2、SiON、AL2O3、ZrO2和La2O3组成的组中选出的至少一层，或包括从上述组中选择的至少两种材料的混合物层。
15.如权利要求12所述的方法，其中，所述高-K介电层是从SiC、富含硅的氧化物、AL2O3、ZrO2、及La2O3组成的组中选出的材料构成的层。
16.如权利要求12所述的方法，其中，所述高-K介电层包括从SiN、BN、SiC、富含硅的氧化物、AL2O3、ZrO2、HfO2或La2O3中选出的至少两种材料的混合物构成的层。
17.如权利要求12所述的方法，其中，所述高-K介电层包括从SiN、BN、SiC、富含硅的氧化物、AL2O3、ZrO2、HfO2及La2O3组成的组中选出的材料的至少两层构成。
18.如权利要求11所述的方法，其中，蚀刻所述陷阱介电层还包括部分蚀刻所述隧道介电层。
19.如权利要求11所述的方法，其中，形成所述源极和所述漏极包括利用所述控制栅作为离子注入掩模注入离子，以在具有所述栅极图形的半导体基底上形成扩展区和晕状部分；在所述栅极图形的侧壁上形成间隔物；及利用所述控制栅极和所述间隔物作为离子注入掩模注入离子。
20.如权利要求11所述的方法，其中，还包括在所述陷阱介电层上形成纳米点。
21.如权利要求20所述的方法，其中，所述纳米点由导电材料构成。
22.如权利要求21所述的方法，其中，所述导电材料为Si、Ge或金属材料。
23.如权利要求22所述的方法，其中，还包括氧化由Si、Ge或金属材料构成的所述纳米点。
24.如权利要求20所述的方法，其中，蚀刻所述陷阱介电层包括使用所述纳米点作为蚀刻掩模，以形成介电纳米团簇。
25.如权利要求20所述的方法，其中，所述栅极图形包括顺序叠置的被控制栅介电层分隔的纳米团簇、位于所述纳米团簇上的纳米点、所述控制栅介电层和所述控制栅。
26.一种半导体设备，包括半导体基底；位于所述半导体基底上的隧道介电层；位于所述隧道介电层上的多个介电纳米团簇；位于所述多个介电纳米团簇上的控制栅介电层；位于所述控制栅介电层上的控制栅；及形成于所述半导体基底上并与所述控制栅相邻的源极/漏极。
27.如权利要求26所述的半导体设备，其中，还包括在对应的所述多个介电纳米团簇中之一上的纳米点。
28.如权利要求26所述的半导体设备，其中，所述多个介电纳米团簇被所述控制栅介电层彼此分隔。
全文摘要
本发明公开了一种采用多个介电纳米团簇的永久性存储单元及其制造方法。在一实施方式中，所述永久性存储单元包括具有沟道区的半导体基底。将控制栅设置于沟道区上。在沟道区和控制栅之间设置控制栅介电层。在沟道区和控制栅介电层之间设置多个介电纳米团簇。控制栅介电层将每个纳米团簇与相邻的纳米团簇分隔。在多个介电纳米团簇和沟道区之间设置隧道氧化物层。此外，在半导体基底上形成源极和漏极。
文档编号H01L21/28GK1607667SQ20041009214
公开日2005年4月20日 申请日期2004年9月27日 优先权日2003年9月26日
发明者金基喆, 曹寅昱, 李秉镇, 金相秀, 林宝丽 申请人:三星电子株式会社