专利名称：具有防静电放电保护的集成电路的制作方法
技术领域：
本发明涉及一种具有防静电放电保护的集成电路。
人可以接受的静电荷处于约0.6μC的数量级上。可以通过电容150pF的电容器模仿人。如果在电容150pF的电容器上储存0.6μC的电荷，那么它相当于约4kV的充电电压。如果载有这种电压的人接触接地的物体，那么会出现静电放电。此人在约0.1μs内放出若干安培的电流。
由于印制导线和pn结的氧化层厚度和尺寸很小，通过MOS(＝MetalOxid Semiconductor)集成块分布的静电放电过程通常造成部件损坏。放电过程主要导致栅极氧化层击穿或者还导致pn结或者印制导线过热。静电放电时转换的能量通常处于0.1mJ数量级上并因此不是很大。但如果这种能量以脉冲方式馈入不足几个立方微米数量级的体积内，那么由此局部会产生使硅熔化的高温。输出接线端通常不如输入接线端敏感，因为输出驱动晶体管具有很大的能量接受能力。输入接线端与输入晶体管的栅极接线端连接。栅极氧化物的薄层在静电放电的情况下很容易受到损坏。集成电路的输入接线端因此具有ESD-(＝electrostatic discharge)保护电路。ESD-保护电路对处于规格内部的输入电压来说必须是高欧姆的。对处于规格外部和特别是ESD范围内的电压来说它们应是低欧姆的。
在一种用于防止集成电路静电放电保护的公知电路设置中使用保护二极管，即所谓的ESD二极管。二极管的阴极接线端与集成电路可能出现高静电电压的输入接线端连接。阳极接线端与基准电位的接线端连接。如果在基准电位的接线端上出现处于规格外部的正电压，那么二极管在电流方向上极化并将正静电荷输送到集成电路与其阴极连接的输入接线端。
如果在集成电路的输入接线端之一上出现高正静电电压，那么ESD二极管在阻带范围内运行。在例如处于7V和12V之间足够高电压的情况下，由于雪崩效应会在二极管上出现击穿。二极管变成导电。处于集成电路输入接线端上的静电荷通过二极管线段输送到集成电路基准电位的接线端。
特别是在制造半导体存储器时，二极管不能在为此固有的制造过程中制造。它们在制造晶体管时作为副产品处于集成电路的内部。例如晶体管上在漏极和衬底之间构成的漏-衬二极管。这种二极管结构的性能在制造过程中得不到控制。二极管结构的击穿性能因此只能近似掌握。问题在于导致二极管击穿的电压通常很高，从而在二极管在阻带方向上击穿之前集成电路的元件就已损坏。
本发明的目的在于，提供一种具有防静电放电保护的集成电路，其电路设计可以有效满足各自的ESD要求。
该目的通过一种具有防静电放电保护的集成电路得以实现，该集成电路具有至少一个用于施加信号电平的输入接线端、用于施加基准电位的接线端、包括逻辑门电路和存储单元的功能单元。该集成电路还包括具有源级接线端、漏极接线端和栅极接线端的第一晶体管以及具有源级接线端、漏极接线端和栅极接线端的第二晶体管。在此方面，第一晶体管和第二晶体管的栅极接线端分别与第一和第二晶体管相应的漏极接线端连接。第一晶体管与第二晶体管串联，方法是第一晶体管的漏极和源极接线端与第二晶体管的漏极和源极接线端连接。功能单元连接在至少一个输入接线端和用于施加基准电位的接线端之间。此外，由第一晶体管和第二晶体管组成的串联电路也连接在至少一个输入接线端和用于施加基准电位的接线端之间。功能单元这样构成，如果处于至少一个输入接线端上的信号电平与第一信号电平一致的话，使其在按规定的运行中进行数字信号处理。由第一晶体管和第二晶体管组成的串联电路这样构成，如果在放电情况下处于至少一个输入接线端上的信号电平大于第一信号电平之上的阈值的话，使至少一个输入接线端通过由第一晶体管和第二晶体管组成的串联电路比通过功能单元更低欧姆地与用于施加基准电位的接线端连接。此外，如果在按规定运行情况下处于至少一个输入接线端上的信号电平小于或者等于第一信号的话，由第一晶体管和第二晶体管组成的串联电路比通过功能单元更高欧姆地与用于施加基准电位的接线端连接。
将晶体管用于ESD保护电路方面的优点在于，用于制造晶体管并因此还有ESD串联电路晶体管的过程在制造过程期间可以相当容易地进行控制。由此可以实现规定特定阈值的保护电路结构，在超过其阈值时，使输入接线端上的电压或静电荷在输入接线端上与用于施加基准电压接线端之间短路。
依据集成电路的进一步构成，在多个输入接线端的情况下，至少一个输入接线端作为用于施加供电电位的接线端构成。
在本发明的另一构成方式中，至少一个输入接线端作为用于读入和读出数据的双向接线端构成。如果该输入接线端以这种方式接线和晶体管的级联在该输入接线端和用于施加第二供电电位的接线端之间的话，那么输入接线端上出现的静电荷被输送到用于施加第二供电电位的接线端。
在本发明的进一步构成中，功能单元包括动态随机存储器，具有分别连接在字线和位线上的存储单元。功能单元的存储单元可通过地址进行选择。如果该输入接线端作为用于施加地址的接线端和晶体管的级联在这样接线的该输入接线端和用于施加基准电位的接线端之间的话，那么输入接线端上出现的静电荷被输送到用于基准电位的接线端。
在本发明的另一构成方式中，第一晶体管和第二晶体管这样设计，使其在放电情况下接通导电状态和在功能单元按规定运行时不导电。为此所需的设计规格通过串联电路的晶体管数量以及改变各晶体管的长度和宽度比确定。
在本发明的另一实施方式中，晶体管作为n沟道场效应晶体管构成。
在本发明的另一构成中，晶体管作为p沟道场效应晶体管构成。
依据另一特征，至少一个用于施加供电电位的接线端为施加供电电压的正供电电位构成。
下面介绍同样解决该问题用于制造具有防静电放电保护的集成电路的方法串联电路的第一晶体管和第二晶体管在沟道长度和沟道宽度方面这样设计，使其在输送至少0.3μC的静电荷时集成电路上的电压低于11V。如果在规格150pF的电容器上施加2000V电压的话，那么该电容器上产生例如0.3μC的电荷。150pF的电容器在公知的检测方法，即所谓的人体模型中，为检测部件的ESD强度充电到2000V。利用这种静电电压随后在电子部件上进行控制的放电过程。按照人体模型这种检测设置的详细说明在其他地方还要详细介绍。
在本发明的另一实施方式中，串联电路的第一晶体管和第二晶体管在沟道长度和沟道宽度方面这样设计，使其在输送至少0.3μC的静电荷时通过串联电路流动的电流低于1.3A。
在本发明的另一构成方式中，串联电路的第一晶体管和第二晶体管在沟道长度和沟道宽度方面这样设计，使按规定运行时通过晶体管串联电路流动的损耗电流低于500μA的电流。
下面借助附图的实施例对本发明进行详细说明。其中
图1示出具有ESD保护电路的半导体存储器集成电路；图2示出具有ESD保护电路的集成电路的分电路；图3A示出ESD保护电路晶体管的横截面；图3B示出ESD保护电路晶体管的俯视图；图4示出用于按照人体模型检测电子部件ESD兼容性的电路设置；图5示出依据本发明由用于ESD保护的5个晶体管组成的串联电路的电流/电压曲线图模拟图连同晶体管沟道长度和沟道宽度的变化；图6示出依据本发明由用于ESD保护的5个晶体管组成的串联电路的损耗电流模拟图连同晶体管沟道长度和沟道宽度的变化；图7示出依据本发明由用于ESD保护的4个晶体管组成的串联电路的电流/电压曲线图模拟图以及晶体管沟道长度和沟道宽度的变化；图8示出依据本发明由用于ESD保护的4个晶体管组成的串联电路的损耗电流模拟图连同晶体管沟道长度和沟道宽度的变化；图9示出依据本发明由用于ESD保护的4个或5个晶体管组成的串联电路组成的电流/电压曲线图的模拟图。
图1示出半导体存储器HS，它包括用于防静电放电保护的集成电路元件ES1、ES2、...、ESn和存储单元区SZ。
存储单元区SZ与半导体存储器HS用于施加供电电位VDD的输入接线端1、半导体存储器HS用于施加基准电位VSS的接线端2和半导体存储器HS的其他输入接线端3、4、...、n连接。在图1中，半导体存储器HS的输入接线端3作为用于施加读入和读出数据的双向接线端构成，而半导体存储器HS的输入接线端4、...、n作为用于施加地址的接线端构成。存储单元区包括DRAM存储单元，其中每个单元连接在字线WL和位线BL上。出于便于概览的原因，图1所示的存储单元区仅包括一个DRAM存储单元。该单元包括选择晶体管AT和存储电容器SC。选择晶体管AT连接在位线BL和存储电容器SC之间。如果选择晶体管通过字线上的控制信号接通导电状态，那么它起到关闭开关的作用并将存储电容器SC与位线BL连接。在存储电容器上然后可以进行读写存取。如果在存储单元内例如储存逻辑状态1，那么电容器在读出存储单元时放电，从而位线上流动放电电流。在将逻辑状态1写入存储单元的相反状态下，电容器通过在位线上流动的充电电流充电。为使存储单元区按规定运行，例如为了能够读写存取，由n个晶体管组成的串联电路的晶体管T1、T2、...、Tn必须处于不导电状态和在半导体存储器HS的接线端1上施加供电电压VDD并在半导体存储器HS的接线端2上施加基准电位VSS。
用于防止静电放电保护的集成电路元件ES1通过其输入接线端E1与半导体存储器HS用于施加供电电位VDD的输入接线端1并通过其输出接线端A1与半导体存储器HS用于施加基准电位VSS的接线端2连接。用于防止静电放电保护的集成电路元件ES2通过其输入接线端E2与半导体存储器HS用于读入和读出数据的双向输入接线端3并通过其输出接线端A2与半导体存储器HS用于施加基准电位VSS的接线端2连接。用于防止静电放电保护的集成电路元件ES3通过其输入接线端E3与半导体存储器HS用于施加地址的输入接线端4并通过其输出接线端A3与半导体存储器HS用于施加基准电位VSS的接线端2连接。用于防止静电放电保护的集成电路元件ESn通过其输入接线端En与半导体存储器HS用于施加地址的输入接线端n并通过其输出接线端An与半导体存储器HS用于施加基准电位VSS的接线端2连接。
用于防静电放电保护的集成电路元件ES1、ES2、...、ESn包括各自一个由n个晶体管T1、T2、...、Tn组成的串联电路。因为n个晶体管的接线和n个电路元件工作方式相同，所以这里仅介绍电路元件ES1。电路元件ES1的n个晶体管在图1中作为n沟道场效应晶体管构成。在这种情况下晶体管T1的漏极接线端D1与电路元件ES1的输入接线端E1连接。晶体管T1的源极接线端S1与晶体管T2的漏极接线端D2连接。串联电路以这种方式一直延续到晶体管Tn。晶体管Tn利用其源极接线端与电路元件ES1的输出接线端A1连接。晶体管T1、T2、...Tn的栅极接线端G1、G2、...Gn各自与漏极接线端D1、D2、...Dn连接。
下面介绍用于防静电放电保护的集成电路元件ES1的工作原理。在集成电路按规定运行时，输入接线端1上施加供电电位VDD并在输入接线端3、4、...、n上施加处于规定极限内部的数据读入和读出信号电平。通常只有处于该范围内的信号电平才能保证按规定运行，例如通过功能单元SZ进行数字信号处理。在按规定运行时由晶体管T1、T2、...Tn组成的串联电路为高欧姆，从而信号电平在输入端输送到功能单元SZ的输入接线端1、3、4、...n。
如果半导体存储器HS的接线端1和2之间出现处于用于存储单元区SZ按规定运行规定电压外面的高静电电压，那么会出现静电放电。n个晶体管的串联电路这样设计，使晶体管T1、T2、...Tn在这种放电时接通导电状态。晶体管的尺寸在此方面可以通过调整晶体管的沟道长度和宽度比确定。通过晶体管线路TL在半导体存储器HS的输入接线端1和接线端2之间产生低欧姆连接。输入接线端和用于施加基准电位的接线端之间的串联电路对处于输入接线端上的信号产生的欧姆低于同样连接在相同输入接线端和用于施加基准电位的接线端之间的功能单元SZ。处于相关输入端上的高静电电荷因此通过晶体管T1、T2、...Tn的低欧姆串联电路输送到例如作为用于施加外壳电位构成的用于施加基准电位的接线端。
与使用在静电放电情况下通常在阻带方向上由于雪崩击穿变得极低欧姆的ESD保护二极管相反，ESD串联电路RS的晶体管在静电放电情况下在通带方向上运行。基本上由晶体管T1、T2、...Tn的漏-源线段构成的晶体管线路TL开关阈变成低欧姆，可以通过串联的晶体管数量进行调整。
其他电路元件ES2、...、ESn的工作原理与上述相同。因为电路元件ES2、ES3、...、ESn的输入接线端E2、E3、...、En与半导体存储器HS各自不同的输入接线端3、4、...、n连接，所以静电放电然后在半导体存储器HS的各自输入接线端和半导体存储器HS用于施加基准电位的接线端2之间进行。
图2示出半导体存储器HS，具有ESD保护电路ES1和用于施加供电电位VDD的输入接线端1和用于施加基准电位VSS的接线端2。因为这里仅介绍一个电路元件ES1，所以图1所示半导体存储器HS的其他所有部件在这里没有示出。
电路元件ES1通过其输入接线端E1与半导体存储器HS用于施加供电电位VDD的输入接线端1并通过其输出接线端A1与半导体存储器HS用于施加基准电位VSS的接线端2连接。与图1所示电路元件ES1的区别在于，图2所示的电路元件ES1使用p沟道晶体管。在这种情况下与图1所使用的n沟道晶体管相比源极接线端和漏极接线端互换。晶体管T1的源极接线端S1与电路元件ES1的输入接线端E1连接。晶体管T1的漏极接线端D1与晶体管T2的源极接线端S2连接。串联电路以这种方式一直延续到晶体管Tn。晶体管Tn利用其漏极接线端与电路元件ES1的输出接线端A1连接。晶体管T1、T2、...、Tn的栅极接线端G1、G2、...、Gn各自与其漏极接线端D1、D2、...Dn连接。
图3A示出图1所介绍作为n沟道场效应晶体管构成的晶体管T1的横截面。在p掺杂的衬底PS上设置第一n掺杂区NG1和第二n掺杂区NG2。第一n掺杂区NG1与源极接线端S连接。第二n掺杂区NG2与漏极接线端D连接。触点MK与栅极触点G连接并通过栅极氧化层O与p掺杂的衬底PS绝缘。在接线端G和接线端S之间施加栅-源电压UGS时，绝缘氧化层的下面构成n导电的沟道K。沟道的长度采用LK标注。
图3B示出图3A所介绍的晶体管T1的俯视图。出于便于概览的原因，栅极接线端G、金属化触点MK、氧化层O和p掺杂的衬底PS没有示出。导电沟道K具有宽度WK，一面由第一n掺杂区NG1和另一面由第二n掺杂区NG2限制。
通过调整晶体管的沟道长度和沟道宽度可以确定n个晶体管的串联电路。沟道宽度在此方面主要确定放电情况下流动的最大电流。晶体管的长度主要确定开关速度。对此更详细的研究参阅附图5、6、7和8的曲线图。
图4示出用于按照所谓的人体模型检测电子部件DUT(＝device undertest)的强度，例如图1半导体存储电路HS的电路设置。该电路设置包括含有电压发生器GL和电阻RL.的分电路L、含有电容器CH和电阻RH的分电路H。发生器GL通过电阻RL与开关SL连接。电阻可通过开关SL与电容器CH的第一接线端K1连接。电容器CH通过第二接线端M与基准电位VSS连接。电容器CH在人体模型中模仿成一个带有静电荷的人并具有150pF的数值。电容器CH的接线端K1通过电阻RH与开关SH连接。电阻RH在人体模型中代表放电电阻，例如皮肤电阻并具有1.5kΩ的数值。所要检测ESD强度的电子部件DUT通过接线端H1与开关SH并通过接线端H2与基准电位的接线端M连接。
利用上述按照人体模型的电路设置检测集成电路与输入和供电接线端相关是否能够承受至少2kV的放电而没有损坏。部件的检测分两个循环进行。在第一循环期间开关SL关闭，开关SH打开。发生器GL随后通过电阻RL将电容器CH电压充到2kV。在第二检测循环时重新打开开关SL，关闭开关SH。接线端H1和H2然后通过电阻RH与充电到2kV的电容器连接。电容器在约1μs后放电。在随后进行的功能检测中，检测该部件是否承受放电过程而没有损坏。
下面借助图5、6、7、8和9所示的曲线图说明电路ES1的特性，该电路连接在半导体存储器HS用于施加供电电位VDD的输入接线端1和半导体存储器HS用于施加基准电位VSS的接线端2之间。连接在用于读入和读出的输入接线端3和连接在用于施加地址的输入接线端4、...、n和用于施加基准电位的接线端2之间的电路元件ES3、...、ESn之间的电路元件ES2的特性电路元件ES1的特性相同。
图5示出图1半导体存储器HS电路元件ES1电流/电压曲线图的模拟图。模拟时间在2.5ns-22.5ns之间延伸。电路元件ES1包括由5个晶体管组成的串联电路并连接在半导体存储器HS用于施加供电电位VDD的输入接线端1和半导体存储器HS用于施加基准电位VSS的接线端2之间。在时间点2.5ns上，输入接线端1和接线端2之间存在2.5V的供电电压，用于例如DRAM存储单元区这种功能单元的按规定运行。在时间点5ns和10ns之间在输入接线端1上出现2000V的电压脉冲。这种电压脉冲例如可以通过携带2000V静电电压的人产生。
在用于检测部件ESD强度的人体模型中，这一点相当于电路设置的接线端H1与半导体存储器的输入接线端1连接和电路设置的接线端H2与半导体存储器的接线端2连接。将电容CH充电到2000V并在时间点5ns上通过关闭开关SH与半导体存储器的输入接线端1连接。随后通过电路ES1进行的放电过程通过在时间点10ns上打开开关SH重新中断。
图5的第一曲线图包括6条曲线，它们表示晶体管沟道不同长度和宽度图4节点K1上电压的分布。图5的第二曲线图同样包括6条曲线，它们表示晶体管沟道不同长度和宽度晶体管线路TL上电流的分布。一部分在静电放电情况下流动的电流通过衬底流出并在第一曲线图中没有示出。晶体管的沟道长度在1μm和4μm之间变化。沟道宽度在此方面各自在20000μm、40000μm和80000μm之间变化。
如从第一曲线图所看到的那样，长度L＝4μm的晶体管在时间点5ns上关闭开关SH时表现出一种缓慢上升的电压分布，并在时间点10ns上尚未达到饱和状态。电压的上升速度随着晶体管沟道宽度的增加而下降。在5个晶体管串联电路上下降的电压同样随着晶体管沟道宽度的增加而下降。在时间点10ns上，它在20000μm的宽度上达到约25V的数值，在40000μm的宽度上达到约18V并在80000μm的宽度上达到约11V。在电压脉冲结束后，图1节点K1上的电压重新缓慢回落。
长度L＝1μm的晶体管在时间点5ns上关闭开关SH时表现出一种迅速上升的电压分布。在时间点8ns已经达到饱和状态。在5个晶体管串联电路上下降的电压也随着晶体管沟道宽度的增加而下降。在时间点10ns上，它在20000μm的宽度上达到约16V的数值，在40000μm的宽度上达到约12V并在80000μm的宽度上达到约10V。由于长度L＝1μm的晶体管开关速度更快，在电压脉冲结束后，电压在时间点10ns上回落速度快于长度L＝4μm的晶体管。
长度L＝4μm的晶体管在时间点5ns上关闭开关SH时表现出一种缓慢上升的电流分布，并在时间点10ns上尚未达到饱和状态。电流的上升速度随着晶体管沟道宽度的增加而下降。在时间点10ns上，5个晶体管串联电路上下降的电流在20000μm的宽度上达到约0.75A的数值。在40000μm的宽度上达到约0.65A的数值并在80000μm的宽度上达到0.3A的数值。在电压脉冲结束后，晶体管线路TL上的电流重新缓慢回落。
长度L＝1μm的晶体管在时间点5ns上出现静电放电情况出现时可以看出电流迅速上升。电流的上升速度随着沟道宽度的增加而下降。这一点也与曲线图1的电压分布相应。在约8ns后达到约1.3A的饱和电流。如借助电压曲线图已经看到的那样，电流在长度L＝1μm的晶体管上在电压脉冲结束时由于开关速度更快而比长度L＝4μm的晶体管更快回落。
图6示出图1半导体存储器电路元件ES1损耗电流的模拟图。电路元件ES1包括由5个晶体管组成的串联电路。模拟时间0-3.5ns。在该时间期间，半导体存储器的输入接线端1和半导体存储器的接线端2之间施加2.5V的供电电压。该电压为例如DRAM存储器这种功能单元按规定运行所必需的。
电流曲线图包括9条曲线，它们表示晶体管沟道不同长度和宽度晶体管支路TL上损耗电流的量。晶体管的沟道长度在1μm、2μm和4μm之间变化。沟道宽度在此方面各自在20000μm、40000μm和80000μm之间变化。
如从该曲线图可看到的那样，损耗电流随着晶体管沟道长度的增加并随着沟道宽度的增加而下降。在80000μm的沟道宽度和1μm的沟道长度中，损耗电流最大约为32μA。如果沟道长度扩大到2μm，损耗电流降到约25μA。在40000μm的沟道宽度和1μm的长度中，损耗电流约为17μA。对于晶体管其他对的沟道长度和宽度可参阅该曲线图的损耗电流。曲线图中所示的最小损耗电流在4μm的沟道长度和20000μm的沟道宽度产生。损耗电流为此仅约为5μA。通过与图5所示电流/电压曲线图的比较可以看出，长度L＝4μm晶体管的开关速度与使用长度较短L＝1μm的晶体管相比缓慢。晶体管线路TL上所输送的最大放电电流4μm的沟道长度小于1μm的沟道长度。从图5和6的曲线图可以看出沟道适用的长度和宽度比，它们满足对用于ESD保护的各自要求。
图7示出图1半导体存储器HS电路元件ES1电流/电压曲线图的模拟图。模拟时间0-25ns。电路元件ES1包括由4个晶体管组成的串联电路并连接在半导体存储器用于施加供电电位VDD的输入接线端1和半导体存储器用于施加基准电位VSS的接线端2之间。模拟时间开始直至时间点5ns，在半导体存储器的输入接线端1和半导体存储器的接线端2之间存在2.5V的供电电压，该电压为例如DRAM存储单元区这种功能单元按规定运行所必需的。在时间点5ns和10ns之间半导体存储器的输入接线端1上出现2000V的电压脉冲。该电压脉冲通过例如在图5中已经介绍过的用于检测部件ESD强度的人体模型电路设置产生。对该电路设置的说明参阅图5的实施方式。
图7的第一曲线图包括6条曲线，它们表示晶体管沟道不同长度和宽度节点K1上的电压分布。图7的第二曲线图包括6条曲线，它们表示晶体管沟道不同长度和宽度晶体管线路TL上的电流分布。一部分在静电放电情况下流动的电流通过衬底流出并在曲线图中没有示出。沟道的长度在1μm和4μm之间变化，沟道宽度在此方面各自在20000μm、40000μm和80000μm之间变化。
如从第一曲线图所看到的那样，沟道长度L＝4μm的晶体管在时间点5ns上出现电压脉冲时表现出一种缓慢上升的电压分布，并在时间点10ns上尚未达到饱和电压。电压的上升速度随着沟道宽度的增加而下降。此外可以看出，在4个晶体管串联电路上下降的电压同样随着晶体管沟道宽度的增加而下降。在时间点10ns上，它在20000μm的沟道宽度上达到约20V的数值，在40000μm的沟道宽度上达到约12V并在80000μm的沟道宽度上达到约8V。在电压脉冲结束后，节点K1上的电压重新缓慢回落。
长度L＝1μm的晶体管在时间点5ns上出现电压脉冲时表现出一种迅速上升的电压分布。在时间点8ns已经达到饱和状态。电压的上升速度在这里也随着沟道宽度的增加而下降。在4个晶体管串联电路上下降的电压同样随着晶体管沟道宽度的增加而下降。在时间点8ns上，电压在20000μm的晶体管沟道宽度上达到约11V的数值，在40000μm的沟道宽度上达到约8.5V并在80000μm的沟道宽度上达到约7.5V。由于沟道长度L＝1μm的晶体管开关速度更快，在电压脉冲结束后，电压在时间点10ns上回落速度快于沟道长度L＝4μm的晶体管。
电流/电压分布的特性在取决于晶体管不同的沟道宽度和沟道长度的情况下在出现静电放电情况下因此与图5中所介绍的电流/电压分布相同。下面再介绍一下所使用的包括由4个晶体管组成的串联电路和由5个晶体管组成的串联电路的电路区别。从图5和图7电压曲线图的比较中可以看出，在由4个晶体管组成的串联电路上的电压降低于由5个晶体管组成的串联电路，前提是这些晶体管具有相同的沟道长度和沟道宽度比。从图5和图7电流曲线图的比较中可以看出，在放电情况下达到饱和电流时，晶体管支路TL上的最大电流与串联电路所使用的晶体管数量无关。这一点例如在沟道长度L＝1μm的晶体管上可以清楚看出，因为在这里达到饱和电流。在例如像沟道长度L＝4μm的晶体管这种未达到饱和的晶体管上，晶体管支路TL上流动的电流在静电放电情况下随着晶体管数量的增加而增加。
图8示出图1半导体存储器HS电路元件ES1损耗电流的模拟图。与图6中所介绍用于防静电放电保护的电路元件ES1的区别在于，图8中模拟的电路元件ES1的串联电路仅包括4个晶体管。图6中对损耗电流在取决于晶体管沟道长度和宽度比情况下的特性在这里相应适用。在图6曲线图与图8曲线图的比较中可以看出，在使用晶体管沟道相同长度和宽度比时，损耗电流随着串联电路晶体管数量的减少而增加。
图9示出依据本发明用于ESD保护的电路电流/电压曲线图的模拟图，该电路包括由5个n-FET晶体管和4个n-FET晶体管组成的串联电路。由5个n-FET晶体管组成的串联电路的晶体管在此方面沟道宽度大于由4个晶体管组成的串联电路的晶体管。所示的模拟时间从0-55ns延伸。模拟开始直至时间点5ns在图1半导体存储器的输入接线端1上存在2.5V的供电电压，该电压为功能单元按规定运行所必需的。由5个晶体管组成的串联电路在该时间内具有约7.5μA的损耗电流。由4个晶体管组成的串联电路损耗电流约为126μA。从时间点5ns到时间点10ns，半导体存储器的输入接线端1上出现2000V的电压脉冲。电路元件ES1的晶体管在该电压脉冲出现时接通导电状态。在晶体管支路TL上流动约1.3A的饱和电流。该电流与串联电路所使用的晶体管数量无关。在脉冲电压结束后，晶体管支路TL上的电流重新回落到损耗电流。两个保护电路的电压曲线图在时间点5ns上出现电压脉冲时同样表现出一种通过ESD保护电路的晶体管串联电路下降的电压上升。在由5个晶体管组成的串联电路中，静电放电时电压降低约8.5V。在由4个晶体管组成的串联电路中，电压降低约11.5V。使用5个晶体管通过与静电放电情况下晶体管串联电路上出现的电压升相关和在施加用于图1功能单元按规定运行所需的供电电压时出现的损耗电流相关，更有益于优化晶体管的沟道长度和沟道宽度比。
附图标记1 用于施加第一供电电位的接线端2 用于施加第二供电电位的接线端3、4、...、n 输入接线端HS半导体存储器ES用于ESD保护的电路元件
SZ 存储单元区VDD第一供电电位VSS第二供电电位E输入接线端A输出接线端T晶体管D漏极接线端G栅极接线端S源极接线端AT 选择晶体管SC 存储晶体管WL 字线BL 位线H1 人体模型的第一输出接线端H2 人体模型的第二输出接线端NG n掺杂区PS p掺杂区MK 触点接线端O氧化层L人体模型的第一分电路H人体模型的第二分电路GL发生器RL电阻SL开关CH电容RH电阻SH开关DUT 检测ESD强度的部件UGS栅-源电压LK 导电沟道的长度WK 导电沟道的宽度
权利要求
1.具有防静电放电保护的集成电路，具有-至少一个用于施加信号电平的接线端(1、3、4、...n)，-用于施加基准电位(VSS)的接线端(2)，-包括逻辑门电路和存储单元的功能单元(SZ)，-第一晶体管(T1)，具有源级接线端(S1)、漏极接线端(D1)和栅极接线端(G1)，-第二晶体管(T2)，具有源级接线端(S2)、漏极接线端(D2)和栅极接线端(G2)-其中，第一晶体管(T1)和第二晶体管(T2)的栅极接线端分别与第一和第二晶体管各自的漏极接线端连接，-其中，第一晶体管(T1)与第二晶体管(T2)串联(RS)，这是通过以下方式实现的第一晶体管(T1)的漏极和源极接线端与第二晶体管(T2)的漏极和源极接线端连接，-其中，功能单元(SZ)和由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)连接在至少一个输入接线端(1)和用于施加基准电位(VSS)的接线端(2)之间，-其中，功能单元(SZ)这样构成，如果处于至少一个输入接线端(1)上的信号电平与第一信号电平一致的话，使功能单元(SZ)在按规定的运行中进行数字信号处理，-其中，由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)这样构成，如果在放电情况下处于至少一个输入接线端(1)上的信号电平大于第一信号电平之上的阈值的话，使至少一个输入接线端(1)通过由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)比通过功能单元(SZ)更低欧姆地与用于施加基准电位(VSS)的接线端(2)连接，-其中，由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)这样构成，如果在按规定运行情况下处于至少一个输入接线端(1)上的信号电平小于或者等于第一信号的话，使至少一个输入接线端(1)通过由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)比通过功能单元(SZ)更高欧姆地与用于施加基准电位(VSS)的接线端(2)连接。
2.按权利要求1所述的集成电路，其中，至少一个输入接线端(1)被构成为用于施加供电电位(VDD)的接线端。
3.按权利要求1或2所述的集成电路，其中，至少一个输入接线端(3、4、...n)被构成为用于读入和读出数据的双向接线端。
4.按权利要求1-3之一所述的集成电路，其中，-功能单元(SZ)包括动态随机存储器，具有分别连接在字线和位线上的存储单元，-其中，至少一个输入接线端(3、4、...n)被构成为用于施加用于选择功能单元的存储单元地址的接线端。
5.按权利要求1-3之一所述的集成电路，其中，第一晶体管(T1)和第二晶体管(T2)这样设计，使其在放电情况下接通导电状态和在功能单元按规定运行时不导电。
6.按权利要求1-4之一所述的集成电路，其中，晶体管(T1、T2)被构成为n沟道场效应晶体管。
7.按权利要求1-4之一所述的集成电路，其中，晶体管(T1、T2)被构成为p沟道场效应晶体管。
8.按权利要求1-6之一所述的集成电路，其中，至少一个用于施加供电电位(VDD)的接线端(1)被构成为用于施加供电电压的正供电电位。
9.用于制造按权利要求1-8之一所述集成电路的方法，其中，串联电路(RS)的第一晶体管(T1)和第二晶体管(T2)在沟道长度(LK)和沟道宽度(WK)方面这样设计，使其在输送至少0.3μC的静电荷时集成电路上的电压低于11V。
10.用于制造按权利要求1-8之一所述集成电路的方法，其中，串联电路(RS)的第一晶体管(T1)和第二晶体管(T2)在沟道长度(LK)和沟道宽度(WK)方面这样设计，使其在输送至少0.3μC的静电荷时流过串联电路的电流低于1.3A。
11.按权利要求9或10所述的方法，其中，串联电路(RS)的第一晶体管(T1)和第二晶体管(T2)在沟道长度(LK)和沟道宽度(WK)方面这样设计，使功能单元(SZ)按规定运行时流过串联电路(RS)的损耗电流低于500μA的电流。
全文摘要
本发明涉及一种具有防静电放电保护的集成电路，包括具有源极接线端(S1)、漏极接线端(D1)和栅极接线端(G1)的第一晶体管(T1)。该集成电路还包括具有源极接线端(S2)、漏极接线端(D2)和栅极接线端(G2)的第二晶体管(T2)。在第一晶体管(T1)和第二晶体管(T2)中，栅极接线端各自与漏极接线端连接。第一晶体管(T1)与第二晶体管(T2)串联，方法是第一晶体管的漏极和源极接线端与第二晶体管的漏极和源极接线端连接。晶体管的串联电路连接在集成电路的输入接线端上或者连接在集成电路的供电接线端和用于施加基准电位的接线端上。集成电路的串联电路尺寸通过晶体管的数量和调整晶体管的沟道长度和沟道宽度比确定。
文档编号H01L27/02GK1864331SQ200480027623
公开日2006年11月15日 申请日期2004年9月20日 优先权日2003年9月26日
发明者H·菲舍尔, J·林多尔夫, M·B·索默 申请人:英飞凌科技股份公司