专利名称：降低多晶耗尽效应的制作多晶硅栅极晶体管的方法
技术领域：
本发明涉及半导体元件的制造领域，特别是涉及一种制作多晶硅栅极晶体管并减少多晶耗尽效应的方法。
背景技术：
随着半导体元件尺寸的微小化，晶体管的栅极介电层厚度以及漏极/源极的结深度也必须随之缩小。当氧化硅厚度小于1.3nm后，实验上发现元件的驱动力不再随栅极介电层的厚度缩小而提升，反而呈退化的情形，其原因普遍相信与栅极寄生电阻有关，也有人提出与多晶硅栅极内活化的掺杂物对通道内载子造成散射有关。
如本领域技术人员所知，金氧半导体(MOS)晶体管的栅极是由多晶硅沉积在栅极介电层上之后，再施以N或P型离子注入使多晶硅成为导体。然而，所谓的“多晶耗尽效应(poly-depletion effect)”却会使实际上的栅极介电层的电性厚度增加，因此导致驱动电流衰退。假若后续的退火步骤无法有效的将注入于多晶硅内的掺杂物驱入到足够的深度，上述的“多晶耗尽效应”则更恶化元件的驱动力。结果是较靠近栅极介电层的部分多晶硅在操作时表现犹如绝缘区域，而整体来看便是栅极介电层的厚度增加，严重时可能使得元件无法操作。
目前的作法是增加N或P型离子注入的能量或增加后续的退火时间，但是增加离子注入的能量或增加后续的退火时间来弥补上述的“多晶耗尽效应”却可能会衍生另一个问题，就是使得形成在栅极两侧的浅结漏极/源极区域的结深度增加。因此，目前在该领域中特别需要能够有效解决上述的“多晶耗尽效应”的方法。
发明内容
本发明的主要目的即在于提供一种能够有效解决上述“多晶耗尽效应”的制作多晶硅栅极晶体管的方法。
为达成上述目的，本发明提供一种制作多晶硅栅极晶体管的方法，首先提供一基底；在该基底表面上形成栅极介电层；在该栅极介电层上沉积多晶硅层；将非晶硅化物种注入该多晶硅层中，藉此将该多晶硅层的上部非晶硅化；进行离子掺杂，将离子注入该多晶硅层中；对该多晶硅层进行退火，同时活化注入该多晶硅层中的该离子；将该多晶硅层蚀刻成栅极结构；在该栅极结构两侧的该基底中形成漏极/源极。
为了更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
图1至图7绘示的是本发明制作多晶硅栅极晶体管的优选实施例的剖面示意图。
图8以及图9分别绘示的是在完成退火以及活化之后以二次离子质谱(SIMS)所量测的NMOS以及PMOS栅极中掺杂物浓度轮廓分布。
简单符号说明10 硅基底12栅极介电层14 多晶硅层 14a 上部非晶硅层14b 下部多晶硅层 14c N+掺杂多晶硅层14d P+掺杂多晶硅层 14c’栅极构造14d’栅极构造 20光致抗蚀剂图案30 光致抗蚀剂图案72侧壁子74 侧壁子76漏极/源极78 漏极/源极 100 元件区域102 元件区域 130 非晶硅化离子注入工艺140 离子注入工艺 150 离子注入工艺具体实施方式
请参阅图1至图7，其绘示的是本发明制作多晶硅栅极晶体管的优选实施例的剖面示意图。如图1所示，首先提供一硅基底10，其上包括有元件区域100以及元件区域102，分别用来形成NMOS晶体管元件以及PMOS晶体管元件。根据本发明的优选实施例，硅基底10可以是P型硅基底，且在元件区域102内预先形成有N型井(图未示)。
接着，在硅基底10的上表面形成栅极介电层12。栅极介电层12可以是利用热氧化方式成长的二氧化硅，但不限于此。根据本发明的优选实施例，栅极介电层12的厚度约在10到80埃之间。
如图2所示，继续在栅极介电层12的上面全面沉积多晶硅层14。根据本发明的优选实施例，多晶硅层14的厚度约在500埃至2500埃之间，例如1200埃。多晶硅层14的形成可以利用任何适当的化学气相沉积方法。例如，利用低压化学气相沉积方法，在400℃至700℃的温度下，以硅甲烷气体作为硅源。
如图3所示，紧接着进行一非晶硅化离子注入工艺130，同时对硅基底10的元件区域100以及元件区域102进行，藉此形成上部非晶硅层14a与下部多晶硅层14b。根据本发明的优选实施例，上部非晶硅层14a至少占原先的多晶硅层14的厚度约20％以上。也就是经过上述的非晶硅化离子注入工艺130之后，至少20％的厚度的多晶硅层14被非晶硅化。不过在另一实施例中，经过上述的非晶硅化离子注入工艺130之后，全部的多晶硅层14均被非晶硅化。因此，上述的非晶硅化离子注入工艺130中所使用的注入能量决定于多晶硅层14被非晶硅化的深度，以及决定于非晶硅层14a多靠近多晶硅层14与栅极介电层12的界面。根据本发明的优选实施例，上述的非晶硅化离子注入工艺130中所使用的离子注入物种可以是锗或氙，但不限于此。根据本发明的优选实施例，上述的非晶硅化离子注入工艺130若以锗为例，其注入能量约介于25至125keV之间，剂量约介于1×1014至5×1014掺杂剂/cm2之间。上述的非晶硅化离子注入工艺130，其注入深度不应该超过多晶硅层14的厚度，以避免离子注入物种穿透进入到下方的栅极介电层12中，致使其品质下降。
如图4所示，接着以光致抗蚀剂图案20遮住元件区域102，而将元件区域100以及元件区域100内的上部非晶硅层14a暴露出来。继续实施离子注入工艺140，将N型掺杂物，例如砷或磷等，注入到暴露出来的元件区域100内以及上部非晶硅层14a内。紧接着，完成离子注入工艺140之后，再将光致抗蚀剂图案20去除。
如图5所示，接着以光致抗蚀剂图案30遮住元件区域100，而将元件区域102以及元件区域102内的上部非晶硅层14a暴露出来。继续实施离子注入工艺150，将P型掺杂物，例如硼，注入到暴露出来的元件区域102内以及上部非晶硅层14a内。紧接着，完成离子注入工艺150之后，再将光致抗蚀剂图案30去除。
如图6所示，继续实施一退火工艺，将先前分别注入到元件区域100以及元件区域102内的掺杂物驱入并且活化，同时，将上部非晶硅层14a再结晶成为多晶硅的结晶状态。如此，在元件区域100形成N+掺杂多晶硅层14c，而在元件区域102形成P+掺杂多晶硅层14d。
如图7所示，利用光刻工艺以及蚀刻方法将N+掺杂多晶硅层14c以及P+掺杂多晶硅层14d分别在元件区域100以及元件区域102内蚀刻成栅极构造14c’以与栅极构造14d’。紧接着在栅极构造14c’以与栅极构造14d’的侧壁上形成侧壁子72以及74。并且，在硅基底10内以离子注入方式注入浅结漏极源极延伸区域或轻掺杂漏极(LDD)以及高浓度漏极/源极76与78，完成晶体管的制作。由于制作侧壁子、轻掺杂漏极以及高浓度漏极/源极的步骤为已知，因此其细节不再赘述。
请参阅图8以及图9，其分别绘示的是在完成退火以及活化之后以二次离子质谱(SIMS)所量测的NMOS以及PMOS栅极中掺杂物浓度轮廓分布。在图8中，y轴为磷浓度，x轴为距离N+掺杂多晶硅层14c上表面的深度。在图9中，y轴为硼浓度，x轴为距离P+掺杂多晶硅层14d上表面的深度。在此实验中，多晶硅层14的厚度是1200埃，而非晶硅化离子注入工艺130以锗为注入物种，其注入能量约40keV之间，剂量约介于2×1014掺杂剂/cm2。由图8与图9中可以验证，经过非晶硅化离子注入工艺处理后，可以获得较高的掺杂物活化程度，且在N+/P+掺杂多晶硅层都有此效果。
以上所述仅为本发明的优选实施例，凡依本发明所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种降低多晶耗尽效应的制作多晶硅栅极晶体管的方法，包括有以下步骤提供一基底；在该基底表面上形成栅极介电层；在该栅极介电层上沉积多晶硅层；将非晶硅化物种注入该多晶硅层中，藉此将该多晶硅层的上部非晶硅化；进行离子掺杂，将离子注入该多晶硅层中；对该多晶硅层进行退火，同时活化注入该多晶硅层中的该离子；将该多晶硅层蚀刻成栅极结构；以及在该栅极结构两侧的该基底中形成漏极/源极。
2.如权利要求1所述的降低多晶耗尽效应的制作多晶硅栅极晶体管的方法，其中该基底为硅基底。
3.如权利要求1所述的降低多晶耗尽效应的制作多晶硅栅极晶体管的方法，其中该栅极介电层的厚度介于10-80埃。
4.如权利要求1所述的降低多晶耗尽效应的制作多晶硅栅极晶体管的方法，其中该多晶硅层的厚度介于500-2500埃。
5.如权利要求1所述的降低多晶耗尽效应的制作多晶硅栅极晶体管的方法，其中将非晶硅化物种注入该多晶硅层中，藉此将该多晶硅层的上部非晶硅化所使用的条件包括利用剂量1×1014-5×1014掺杂剂/cm2，注入能量为25-125keV的锗。
6.如权利要求1所述的降低多晶耗尽效应的制作多晶硅栅极晶体管的方法，其中前述将非晶硅化物种注入该多晶硅层中，藉此将该多晶硅层的上部非晶硅化，其中被非晶硅化的上部至少为该多晶硅层厚度的20％。
7.一种降低多晶耗尽效应的制作多晶硅栅极的方法，包括有以下步骤提供一基底；在该基底表面上形成栅极介电层；在该栅极介电层上沉积多晶硅层；将非晶硅化物种注入该多晶硅层中，藉此将该多晶硅层的上部非晶硅化；进行离子掺杂，将离子注入该多晶硅层中；对该多晶硅层进行退火，同时活化注入该多晶硅层中的该离子；以及将该多晶硅层蚀刻成栅极结构。
全文摘要
一种制作多晶硅栅极晶体管的方法，首先提供一基底；在该基底表面上形成栅极介电层；在该栅极介电层上沉积多晶硅层；将非晶硅化物种注入该多晶硅层中，藉此将该多晶硅层的上部非晶硅化；进行离子掺杂，将离子注入该多晶硅层中；对该多晶硅层进行退火，同时活化注入该多晶硅层中的该离子；将该多晶硅层蚀刻成栅极结构；在该栅极结构两侧的该基底中形成漏极/源极。
文档编号H01L21/70GK1848390SQ20051006288
公开日2006年10月18日 申请日期2005年4月5日 优先权日2005年4月5日
发明者王俞仁, 颜英伟, 郑力源, 詹书俨, 黄国泰 申请人:联华电子股份有限公司