专利名称：具有mim元件的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件及其制造方法，特别地，本发明涉及一种具有高精度MIM电容器元件的半导体器件及其制造方法。
背景技术：
模拟电路需要高精度和大电容的元件。常规公知的电容器元件包括具有硅衬底-栅极绝缘膜-多晶硅膜结构(类似于绝缘栅结构)的电容器元件，以及具有多晶硅膜-绝缘膜-多晶硅膜(PIP)结构的电容器，该结构除了栅电极多晶硅膜之外还具有另一多晶硅膜。使用半导体作为电容器的电极并不适用于高精度的电容器元件，其原因在于存在这样一些问题半导体具有高于金属的阻抗，并且取决于半导体的导电类型和所施加电压的极性形成耗尽层，因此会导致电容的变化。
这些问题能够通过金属膜-绝缘膜-金属膜(MIM)电容器元件来解决，其使用金属来替代半导体并具有高精度。在本说明书中，导电金属氮化物膜也被称为金属膜。如果在电极之间存在漏电，则即使是MIM电容器元件也不能满足高精度的要求。
从制造成品率提高以及由于工艺数量的减少而带来的成本降低的观点，期望使用与其他半导体器件结构制造工艺共用的MIM电容器元件制造工艺。在形成铝布线的同时形成下电极。在这种情况下，期望通过与图案化下电极和布线层的工艺不同的工艺来图案化上电极层，并且在该布线上不会留下上电极层的金属层。通过相同的工艺来图案化上电极层和介电膜。在通过这些工艺制造的MIM电容器元件中，众所周知，特别在图案化上电极和介电膜之后形成SiON抗反射膜时，很可能会有漏电流流过。
日本专利特开公开号2002-353328提出这样的工艺图案化上电极和介电膜，随后沉积绝缘膜以通过各向异性蚀刻来形成侧壁间隔物，然后形成抗反射膜。其中描述有通过将抗反射膜置于远离介电膜之处来抑制漏电流。
日本专利公开号2003-318269描述了漏电流不能被很好地抑制，因为即使形成侧壁间隔物，在没有形成侧壁间隔物的区域也会有微小的漏电流流过。为了抑制该微小的漏电流，该公开文献提出在上电极和抗反射膜之间插入绝缘膜，作为漏电防护层(leak guard)。
发明内容
本发明的一个目的是提高一种具有MIM电容器元件的半导体器件及其制造方法，该MIM电容器元件能够尽可能多地抑制漏电流。
本发明的另一目的是提供一种具有MIM电容器元件的半导体器件及其制造方法，其具有如本发明人通过进行试验验证的能够抑制漏电流的结构。
按照本发明的一个方案，提供一种半导体器件，包括半导体衬底；多个半导体元件，形成于该半导体衬底中；金属布线，由第一金属层制成，并且形成于半导体衬底上方；下电极，由第一金属层制成，并且形成于半导体衬底上方；介电膜，以从下电极外围缩回的形状形成于下电极上；上电极，以从介电膜外围缩回的形状形成于介电膜上，其中下电极、介电膜和上电极形成MIM电容器元件。
按照本发明的另一方案，提供一种半导体器件制造方法，包括如下步骤(a)在半导体衬底中形成多个半导体元件；(b)在半导体衬底上方形成第一金属层、介电膜和第二金属层；(c)图案化第二金属层以留下MIM电容器元件的上电极；
(d)图案化介电层，以留下MIM电容器元件的介电膜，该介电膜从上电极向外突出；以及(e)图案化第一金属层，以留下MIM电容器电极的下电极，该下电极从介电膜向外突出。
将介电膜设置为从上电极向外突出预定距离的结构能够抑制漏电流。通过本发明人进行试验而确定的该预定距离是0.4μm，尽管该预定距离可随着微粒掉落、工艺抗蚀剂残留、蚀刻损坏、抗反射膜的意外导电性等而改变。
图1A、1B和1C是说明本发明人进行的试验的横截面视图和图表。
图2至7是说明按照实施例制造半导体器件的方法的横截面视图。
图8是按照实施例的改型的半导体器件的横截面视图。
图9A和9B是表示MIM电容器元件的应用实例的等效电路图。
图10A和10B是表示MIM电容器元件的应用实例的等效电路图。
具体实施例方式
图1A表示本发明人研究的基本结构。在下电极LE上，形成从下电极LE外围缩回或收回的介电膜DL，以及在介电膜DL上，形成从介电膜DL外围缩回的上电极UE。
通过使介电膜DL从上电极UE向外突出距离d，上电极UE的露出表面与下电极LE的露出表面隔离开，从而即使附着或形成有导电杂质FM，也能防止短路及抑制漏电流。图案化介电膜DL，以仅在MIM下电极的内部区域留下该介电膜，并且将该介电膜从其外部区域去除，从而使在下电极(和布线层)图案化期间布线层表面上的光学常数能够与在通常布线层图案化期间布线层上的光学常数相近。
介电膜与上电极外围相距不同的突出距离d的试验样品被形成，并且与漏电流相关的制造成品率被检验。
图1B表示试验样品的结构。在硅衬底1的表面上，通过浅沟隔离(STI)形成元件隔离区2，经由抗蚀掩模注入n型杂质离子以形成n型阱Wn，并且经由另一抗蚀掩模注入p型杂质离子以形成p型阱WP。在由元件隔离区限定的有源区表面上通过热氧化形成栅极绝缘膜3，并且多晶硅膜4被沉积并被蚀刻成栅电极形状。
通过使用覆盖p沟道阱和n沟道阱的抗蚀掩模，n型杂质离子和p型杂质离子被注入，以在栅电极4两侧的有源区内，形成延伸区5，其导电类型与阱的导电类型相反。绝缘膜被沉积并被进行各向异性蚀刻，以在栅极侧壁上形成侧壁间隔物6。通过使用抗蚀掩模，n型杂质离子和p型杂质离子被注入，以形成高浓度源/漏极区域7，其导电类型与阱的导电类型相反。沉积钴膜，并且通过硅化处理在硅表面上形成硅化物层8。利用这些工艺，形成n沟道MOS(nMOS)和p沟道(pMOS)晶体管结构。
形成氮化硅的覆盖(蚀刻停)膜CL1和氧化硅的第一层间绝缘膜IL1，以覆盖nMOS和PMOS。穿过层间绝缘膜IL1和覆盖膜CL1形成接触孔，并且在接触孔中掩埋导电(钨)塞CP1。在层间绝缘膜IL1上，依次形成下阻挡层LBL1、主布线层MWL1和上阻挡层UBL1，用于下电极LE和布线W1。下阻挡层LBL1是在60nm厚的钛(Ti)膜上形成的10nm厚的TiN膜的叠层，主布线层MWL1由Al(Cu5％)制成并且具有400nm的厚度，以及上阻挡层UBL1是在5nm厚的Ti层上形成的70nm厚的TiN层的叠层。在上阻挡层UBL1上，形成30nm厚的氧化硅膜，用于介电膜DL；以及在氧化硅膜上，形成150nm厚的TiN层，用于上电极膜UE。
通过使用不同的抗蚀掩模，上电极和介电膜被蚀刻为分层竖立形状。以介电膜DL与上电极UE的外围相距0μm、0.4μm、0.7μm、1μm和1.3μm的突出距离形成100个芯片(chip)。
在形成31nm厚的SiON膜作为抗反射膜ARC之后，通过使用抗蚀掩模进行蚀刻形成下电极LE和布线W1。下电极LE从介电膜DL向外突出。MIM电容器元件的尺寸为面积为1mm2和外围长度为400mm。
沉积氧化硅的层间绝缘膜IL2并形成接触孔，以在其中掩埋导电(钨)塞CP2。在层间绝缘膜IL2上形成下阻挡层LBL2、主布线层MWL2和上阻挡层UBL2，其与上述布线层具有相同的结构。在形成抗反射膜ARC2之后，通过利用抗蚀掩模进行图案化，形成布线W2和焊盘(pad)PD，其连接到导电塞CP2。在形成氧化硅的层间绝缘膜IL3之后，将氮化硅的覆盖膜CL2沉积到500nm的厚度。
跨过上电极UE和下电极LE施加来自直流(d.c.)电压源VS的电压，并且利用伏特计VM测量所施加的电压，利用安培计AM测量漏电流。在施加电压为4V时标准电流被设定为15pA(每单位面积0.025fA/μm2，以及每单位外围长度0.0625fA/μm2)，并且在等于或大于标准电流的漏电流流过时判断为有缺陷。
图1C是表示试验结果的图表。在突出宽度d为0μm(没有突出)时，成品率约为91％。可以这样认为，缺陷产品由于微粒掉落、工艺抗蚀剂残留、蚀刻损坏、抗反射膜的意外导电性等而在上、下电极之间具有导电漏电路径(leak path)。
在突出宽度为0.4μm或更宽时，成品率是100％。可以确认，通过使介电膜从上电极向外突出，漏电流能够被大量减少。由于没有形成突出宽度少于0.4μm(0μm除外)的样品，因此从多少突出宽度开始获得100％的成品率是不确定的。然而，为稳妥起见，优选为将突出距离设定为0.4μm或更长，以便抑制漏电流。
在下述中，将对按照该实施例的半导体器件及其制造方法进行描述。
如图2所示，在半导体衬底1中形成元件隔离区2、n阱Wn和p阱Wp，并且在n阱和p阱Wn和Wp中形成p沟道和n沟道MOS晶体管pMOS和nMOS。形成氮化硅的覆盖膜CL1和氧化硅的第一层间绝缘膜IL1，以覆盖pMOS和nMOS，并且通过化学机械研磨(CMP)将第一层间绝缘膜平坦化。形成第一导电(钨)塞CP1，其延伸穿过层间绝缘膜IL1和覆盖膜CL1并且到达晶体管的源/漏极区域。
一直到此时的工艺与参考图1A和1B描述的形成样品的制造工艺相同。可使用对于半导体器件制造技术众所周知的其他工艺。例如，替代STI通过硅的局部氧化(LOCOS)形成元件隔离区。绝缘膜比如层间绝缘膜的材料可以是其他合适的材料。可以使用多层结构代替单层结构。尽管导电钨塞的阻挡层是由TiN层制成，但是它可具有不同的结构。导电塞可以由多晶硅制成。
在第一层间绝缘膜IL1上，依次形成下阻挡层LBL1、主布线层MWL1和上阻挡层UBL1，用于第一布线W1。下阻挡层LBL1是在50-70nm厚的Ti膜上形成的5-15nm厚的TiN膜的叠层，主布线层MWL1由Al(Cu5％)制成并且具有300-500nm的厚度，以及上阻挡层UBL1是在3-10nm厚的Ti层上形成的50-100nm厚的TiN层的叠层。在上阻挡层UBL1上，形成20-40nm厚的氧氮化硅的抗反射膜ARC1，并且在抗反射膜上，形成抗蚀图案，并蚀刻该叠层结构以留下第一布线W1。代替氧氮化硅，也可使用氮化硅作为抗反射膜的材料。因此形成倒相器，其由第一布线W1互连的pMOS和nMOS构成。
氧化硅的第二层间绝缘膜IL2被形成以覆盖第一布线W1，并且通过CMP被平坦化。随后，形成互连第一布线和上面的第二布线的第二导电塞CP2。例如，在通过溅射形成TiN层之后，通过CVD利用WF6还原反应，形成覆盖W层。通过CMP去除层间绝缘膜IL2上的多余金属层，以留下导电塞。
通过类似的工艺，形成第二布线W2、第三导电塞CP3和第三层间绝缘膜IL3。在第三层间绝缘膜IL3上，依次形成下阻挡层LBL3、主布线层MWL3和上阻挡层UBL3，用于MIM电容器元件的下电极LE和第三布线W3。下阻挡层LBL3是在50-70nm厚的Ti膜上形成的5-15nm厚的TiN膜的叠层，主布线层MWL3由Al(Cu5％)制成并且具有300-500nm的厚度，以及上阻挡层UBL3是在3-10nm厚的Ti层上形成的50-100nm厚的TiN层的叠层。在上阻挡层UBL3上，形成20-50nm厚的氧化硅膜，用于介电膜DL；并且在氧化硅膜上，形成100-200nm厚的TiN膜，用于上电极膜UE。
如图3所示，在上电极层上，形成抗蚀掩模PR1，用于图案化上电极；并且上电极层被各向异性蚀刻，以留下上电极UE。随后去除抗蚀掩模PR1。
如图4所示，抗蚀掩模PR2被各向异性蚀刻，该抗蚀掩模的形状包含上电极UE和介电膜DL。在这种情况下，介电膜DL从上电极的外围突出优选为0.4μm或更宽。随后去除抗蚀掩模PR2。
如图5所示，在具有被图案化的介电膜DL的衬底的整个表面上，形成约20-40nm厚的氧氮化硅的抗反射膜ARC3。可使用氮化硅代替氧氮化硅。优选地，相比氧和氮的成分，硅的成分不要太大，以便不会带来导电性。
如图6所示，具有下电极LE和第三布线W3的形状的抗蚀掩模PR3被形成，以各向异性地蚀刻抗反射膜ARC3、上阻挡层UBL3、Al主布线层MWL3和下阻挡层LBL3。因此，电容器元件MIM被图案化为具有上电极UE、介电膜DL和下电极LE的分层竖立形状，并且布线W3具有与下电极相同的结构。随后去除抗蚀掩模PR3。
如图7所示，第四层间绝缘膜IL4被形成以覆盖MIM电容器元件和第三布线W3，并且被平坦化。随后，通孔被蚀刻，并且在通孔中掩埋导电塞CP4。这些工艺中的每一个都与上述工艺中对应的一个相似。在层间绝缘膜IL4上，形成与上述布线层具有相同结构的下阻挡层LBL4、主布线层MWL4和上阻挡层UBL4，并且抗反射膜ACR4被形成，并通过利用抗蚀掩模被图案化，以形成布线W4和焊盘PD，其连接到导电塞CP4。在形成氧化硅的层间绝缘膜IL5之后，形成400至600nm厚的氮化硅的覆盖膜CL2。
覆盖膜CL2和层间绝缘膜IL5被选择性地蚀刻，以露出焊盘PD的表面。利用这些工艺，制造出这样的半导体器件，其具有MIM电容器元件并且在所述两个铝布线层之上具有通过部分使用普通的工艺而形成的第三铝布线。
在该实施例中，多层布线结构由铝布线制成。也可使用铜布线。
图8表示使用铜布线的半导体器件。在半导体衬底1中形成元件隔离区2、n阱Wn和p阱Wp，并且在n阱和p阱Wn和Wp中形成p沟道和n沟道MOS晶体管pMOS和nMOS。形成氮化硅的覆盖膜CL1和氧化硅的第一层间绝缘膜IL1，以覆盖pMOS和nMOS。第一导电(钨)塞CP1被形成为延伸穿过层间绝缘膜IL1和覆盖膜CL1，并且到达晶体管的源/漏极区域。一直到此时的工艺与参照图2描述的实施例的制造工艺相同。
在第一层间绝缘膜IL1上，形成氧化硅的第二层间绝缘膜IL2x，通过蚀刻形成布线沟槽以露出导电塞CP1，并且在沟槽中掩埋单层嵌入(single damascene)的铜布线SD。氮化硅等的铜扩散阻止膜DB1形成在层间绝缘膜IL2x上，以覆盖铜布线SD。铜扩散阻止膜还具有蚀刻停的功能。可使用碳化硅代替氮化硅。
在铜扩散阻止膜DB1上，形成氧化硅等的层间绝缘膜IL3x，通过蚀刻等形成布线沟槽和通孔，该通孔从沟槽底部延伸并到达下层布线。通过溅射形成铜扩散阻挡层和铜籽晶(seed)层，并且通过电镀在其上形成铜层。通过CMP去除在层间绝缘膜IL3x上的多余金属层，以在沟槽和通孔中留下双层嵌入(dual damascene)的铜布线DD1。
通过使用相似的工艺，形成在铜扩散阻止膜DB2和层间绝缘膜IL4x中掩埋的双层嵌入铜布线DD2，并且形成铜扩散阻止膜DB3，以覆盖双层嵌入铜布线DD2。
在铜扩散阻止膜DB3上形成氧化硅等的层间绝缘膜IL5，通孔形成为穿过层间绝缘膜IL5和铜扩散阻止膜DB3并到达下层布线DD2，并且在通孔中掩埋钨等的导电塞CP3。随后，通过利用与上述实施例相似的工艺，含有下阻挡层LBL5、主布线层MWL5和上阻挡层UBL5的铝布线层，介电膜DL和上电极Ti层被叠置，并且在通过蚀刻形成上电极UE和介电膜DL之后，形成抗反射膜ARC5。抗反射膜ARC5和铝布线层被图案化，以形成被抗反射膜ARC5和下电极LE覆盖的、通过与该布线层相同的叠层形成的第四布线W4。因此，被抗反射膜ARC5覆盖的分层竖立形状的MIM电容器元件被形成为具有下电极LE、介电膜DL和上电极UE的叠层。
随后，在整个衬底表面上形成层间绝缘膜IL7，形成通孔，并且在通孔中掩埋导电塞CP4。下阻挡层LBL6、主布线层MWL6、上阻挡层UBL6和抗反射膜ARC6被叠置并被图案化，以形成布线W5和焊盘PD。层间绝缘膜IL8和覆盖膜CL2被形成，以完成如图8所示的结构。覆盖膜CL2和层间绝缘膜IL8被选择性蚀刻，以露出焊盘PD的表面。
尽管第二和第三布线层具有双层嵌入结构，它们也可具有通过不同的工艺形成通路导体和沟槽导体的单层嵌入结构。层间绝缘膜的全部或者一部分可由低介电常数的有机绝缘膜比如含氟氧化硅膜、多孔氧化硅膜和SiLK(注册商标)制成。
下面将描述高精度MIM电容器元件的应用实例。
图9A和9B表示CMOS图像传感器的MIM电容器元件的应用实例。如图9A所示，多个像素PIX以矩阵形状被置于感光区域PSA中，并且扫描线被置于从垂直扫描电路VSC和也用作输出电路的水平扫描电路HSC延伸的水平和垂直方向上。
如图9B所示，在每个象素PIX中，MIM电容器元件MIM和放大器电路AMP被连接到含有光电二极管和电荷(charge)检测电路的光接收单元的输出端子，并且放大器电路AMP的输出端子经由像素选择晶体管PST连接到输出信号线OSL。行选择线RSL连接到像素选择晶体管PST的栅极。通过来自垂直扫描电路VSC和水平扫描电路HSC的输出来选择一个像素，并且在像素选择晶体管PST导通时，与电容器元件MIM中累积的电荷相对应的电压通过放大器电路AMP被放大，并且被提供给输出信号线OSL。由于像素信号按照电容器元件MIM的累积电压而产生，因此电容器元件MIM需要具有高精度。通过使用高精度MIM电容器元件，能获得具有均匀质量和高精度的图像信号。
图10A和10B表示模拟电路的积分电路和微分电路的应用实例。如图10A所示，积分电路具有跨接运算放大器OPA的输入/输出端子的电容器元件MIM、跨接输入端子IN和运算放大器OPA的输入端子的输入电阻器、以及连接在地极和连接到运算放大器的输出端子的输出端子OUT之间的负载电阻器LR。
如图10B所示，微分电路具有连接在输入端子IN和运算放大器OPA的输入端子之间的电容器元件MIM，连接在运算放大器的输入/输出端子之间的反馈电阻器FBR，以及连接在地极和连接到运算放大器的输出端子的输出端子OUT之间的负载电阻器LR。
在该模拟电路中，通过电容器元件MIM来控制电路的精度。通过使用该实施例的MIM电容器元件，能够确保高精度。
已经结合优选实施例描述了本发明。本发明不仅限于上述实施例。对于本领域技术人员来说，很明显可进行其它各种改型、改进、组合等。
权利要求
1.一种半导体器件，包括半导体衬底；多个半导体元件，形成在所述半导体衬底中；金属布线，由第一金属层制成并且形成在所述半导体衬底上方；下电极，由所述第一金属层制成并且形成在所述半导体衬底上方；介电膜，以从所述下电极的外围缩回的形状形成于所述下电极上；以及上电极，以从所述介电膜的外围缩回的形状形成于所述介电膜上，其中，所述下电极、所述介电膜和所述上电极形成MIM电容器元件。
2.如权利要求1所述的半导体器件，其中所述上电极的外围被设置为远离所述介电膜的外围0.4μm或更长。
3.如权利要求1所述的半导体器件，其中所述第一金属层由从底部起依次堆叠的Ti层、TiN层、Al层或Al合金层、Ti层和TiN层的叠层制成，并且所述上电极由TiN层制成。
4.如权利要求1所述的半导体器件，还包括绝缘抗反射膜，覆盖所述金属布线的上表面、所述上电极的上表面和侧壁、在不被所述上电极覆盖的区域中的所述介电膜的上表面和侧壁、以及在不被所述介电膜覆盖的区域中的所述下电极的上表面；以及层间绝缘膜，覆盖所述抗反射膜。
5.如权利要求4所述的半导体器件，还包括多个通路导体，延伸穿过所述层间绝缘膜和所述抗反射膜，并到达所述金属布线、所述上电极和所述下电极；以及多个上层布线，形成于所述层间绝缘膜上并连接到所述通路导体。
6.如权利要求1至5中的任一个所述的半导体器件，其中所述多个半导体元件包含光接收元件和检测电路，并且所述MIM电容器元件连接到所述光接收元件。
7.如权利要求1至5中的任一个所述的半导体器件，其中所述多个半导体元件包含包括运算放大器的模拟电路，并且所述MIM电容器元件连接到所述运算放大器。
8.一种半导体器件制造方法，包括如下步骤(a)在半导体衬底中形成多个半导体元件；(b)在所述半导体衬底上方依次叠置第一金属层、介电膜和第二金属层；(c)图案化所述第二金属层以留下MIM电容器元件的上电极；(d)图案化所述介电层以留下该MIM电容器元件的介电膜，该介电膜从所述上电极向外突出；以及(e)图案化所述第一金属层以留下该MIM电容器元件的布线和下电极，该下电极从所述介电膜向外突出。
9.如权利要求8所述的半导体器件制造方法，其中所述步骤(d)形成介电膜为从所述第二金属层的外围突出至少0.4μm。
10.如权利要求8所述的半导体器件制造方法，其中所述步骤(b)叠置多个层作为所述第一金属层。
11.如权利要求10所述的半导体器件制造方法，其中所述多个层包括Ti层、TiN层、主导体层和另一TiN层。
12.如权利要求11所述的半导体器件制造方法，其中所述第二金属层包括TiN层。
13.如权利要求8至12中任一个所述的半导体器件制造方法，其中所述步骤(d)和(e)通过利用抗蚀掩模进行蚀刻来执行图案化。
14.如权利要求8至12中任一个所述的半导体器件制造方法，还包括如下步骤(f)在所述步骤(d)和(e)之间，在所述半导体衬底的整个表面上形成绝缘抗反射膜。
15.如权利要求14所述的半导体器件制造方法，还包如下步骤(g)在所述步骤(e)之后，在所述半导体衬底的整个表面上形成层间绝缘膜；(h)形成通孔，其延伸穿过所述层间绝缘膜和所述抗反射膜并到达所述布线、所述上电极和所述下电极；以及(i)在所述通孔中掩埋导体。
全文摘要
一种半导体器件，具有半导体衬底；多个半导体元件，形成在该半导体衬底中；金属布线，由第一金属层制成并且形成在该半导体衬底上方；下电极，由该第一金属层制成并且形成在该半导体衬底上方；介电膜，以从该下电极的外围缩回的形状形成于该下电极上；以及上电极，以从该介电膜的外围缩回的形状形成于该介电膜上，其中该下电极、该介电膜和该上电极形成MIM电容器元件。本发明提供了一种具有MIM电容器元件的半导体器件及其制造方法，该MIM电容器元件能够尽可能多地抑制漏电流。
文档编号H01L27/04GK1801475SQ20051007139
公开日2006年7月12日 申请日期2005年5月20日 优先权日2005年1月7日
发明者小野田道广 申请人:富士通株式会社