专利名称：高读取电流的电子数据存储器件的制作方法
技术领域：
一般地说，本发明涉及数据存储用的存储器件，这种装置能够小型化并集成在一个基板上。具体地说，本发明涉及一种具有储能电容和连接到该储能电容上的选择电容的DRAM存储单元(DRAM动态随机存取存储器)。以对储能电容充电的形式进行数据存储，根据储能电容所充电的正负极而确定存储状态的“0”和“1”。
背景技术：
通过选择晶体管的寻址使储能电容被写入或者被读取。储能电容中存储的电荷根据通过选择晶体管等的漏放电流而重新组合，按照这种方式，必须按预定的更新周期更新电荷。这种更新周期通常为64毫秒(ms)。
本发明具体地涉及一种用于数据存储的电子存储器件，这种器件被安置在一个基板上，并具有至少一个以存储单元阵列形式布置的存储单元，存储单元包括存储电荷用的储能电容，该储能电容具有第一电容电极，与第一电容电极绝缘并电连接到基板上的第二电容电极，在第一和第二电容电极之间引入的介电层，以及选择至少一个存储单元用的选择晶体管，该选择晶体管具有连接到存储单元阵列的位线的第一传导电极，连接到第一电容电极的第二传导电极，以及连接到存储单元阵列的字线的控制电极在这种情况下，由具有从基板隆起的鳍的栅极单元提供所述控制电极，其中，所述的鳍由一层栅氧化层和栅电极层包裹，并以下述方式构成栅电极层，即在鳍相对的侧壁上形成第一和第二栅极元件，而在鳍或与基板的表面平行的隆脊的区域提供第三栅极元件。
随着集成密度的增加，可以使具有选择晶体管和储能电容的存储单元小型化，但随之就要面对电流驱动能力以及选择晶体管的漏放电流行为的问题。为了充分而迅速地对储能电容充电，必须具有高的电流驱动能力。
另一方面，为了增加数据保持时间，或者为了使更新周期尽可能地大，就必需在选择晶体管中提供低的漏放电流。在用于DRAM存储器件的选择晶体管中，由于栅氧化层的厚度以及掺杂质的分布不会随设备的小型化而相应地缩减，因此通常电流驱动能力会随设备的小型化而降低。
为了增大电流驱动能力，曾经建议提供所谓双栅极晶体管来代替平面的选择晶体管，所述双栅极晶体管相对“倾斜”区域具有较高的电流强度。在三维设计中，设置所谓鳍(或隆脊)，这构成三维栅极单元的基础。与传统的平面选择晶体管在给定的相同基础区域相比，在这类鳍形场效应晶体管中，电流强度能成倍地增大。
然而，迄今为止，制造鳍形场效应晶体管的材料仅限于SOI(硅绝缘体)材料。但由于SOI晶片会产生附加的成本，因此对于DRAM存储单元或其中的存储单元的制造来说，使用这种SOI材料是有问题的。其次，也不能避免所谓的“浮体”效应。
在进一步的开发中，现有技术给出一种所谓“块状鳍”的鳍形场效应晶体管。基于这种类型的块状鳍的现有栅极单元有如图5所示。硅晶片Si具有从其后部垂直于其表面的突起的鳍F。
硅晶片涂有一层绝缘层，比如可用二氧化硅(SiO2)形成这种绝缘层。在这种情况下，包裹鳍F且层厚极小的层作为栅氧化物GOX。在栅氧化层GOX上的导电层和绝缘层SiO2都可以用比如多晶硅(Poly-Si)材料来构成。
如图5所示，这种传统的鳍形场效应晶体管有两个栅极元件G1和G2。虽然鳍形场效应晶体管的栅极元件的传统设计确保DRAM存储器件的块硅上的鳍的每个区域都具有高电流驱动能力，但这种类型结构的制造要考虑处理工艺的问题。这样，通常的栅长为50纳米(nm)，栅高为200纳米，而鳍宽为20纳米。由于对储能电容进行读取或写入时所能达到的电流强度与作为选择晶体管的鳍形场效应晶体管的鳍高设计有关，因此，在传统结构的情况下，应使沟道层长度(相应于鳍高)至少达到沟道层宽度(相应于鳍宽)的2.5倍。因此，就必须根据处理技术而对相应于沟道层宽度的鳍宽做轻微的规范，并且，由于通常需要为鳍提供适于亚光刻(sublithographic)特性的尺寸，因此对光刻技术有严格的要求。
DE 103 20 293.0公开一种DRAM存储单元和用于制造这类DRAM存储单元的方法，其中，被设计为fin-FET的存储单元的选择晶体管(单元晶体管)具有块状鳍。在DE 103 20 239.0中公开的存储器件具有双栅极场效应晶体管，其中后部的沟道层长度至少是沟道层宽度的2.5倍。这种沟道层宽度(鳍宽)与沟道层长度(鳍深)成比例的设计的缺点在于，在得到亚光刻(sublithographic)特性尺寸的同时，对于光刻技术有严格的要求。
使用鳍形场效应晶体管的公知存储器件的致命缺点是，需要付出很高的处理技术费用来制造所述的鳍。这就增大了整个存储器件的制造成本。而且，也难于以很小的生产波动来制造这种小型结构。
发明内容
于是，本发明的目的是要提供一种存储器件所用的存储单元，这种存储单元包括选择晶体管，它具有低漏放电流的同时还具有高电流驱动能力，并可在较低的处理成本及较低的费用下制造形成栅极元件的鳍形晶体管的鳍。
利用数据存储用的具有权利要求1特征的电子存储器件实现本发明的这一目的。
由从属权利要求也可实现本发明的进一步改进。
本发明的基本原理在于设计一种场效应晶体管的栅极元件，用作存储单元所用的选择晶体管。按照这种方式，除在鳍的后侧区域形成栅极元件外，在平行于基板区域的栅极元件区域(上部区域)还设置第三栅极元件。以这样的方式，可使给定的具有相同电流驱动能力的鳍形场效应晶体管减低鳍高，从而在处理技术方面获得显著的进步。
如此形成的三栅极场效应晶体管，在提高电流驱动能力的同时还具有块状鳍形场效应晶体管的所有优点。与传统的双栅极鳍形场效应晶体管相比，可以明显地降低对制造鳍宽所需相关处理技术的要求。
本发明的核心在于设计这种栅极元件的几何结构，以使上部栅极控制鳍中心的区域，这个区域仅由两个后部栅极控制所限定的范围，按照这种方式，不会产生所不希望的漏电路径等。
将本发明数据存储用的电子存储器件安置在基板上，并且至少一个存储单元被布置成存储单元阵列的形式，所述至少一个存储单元实际上包括a)存储电荷用的储能电容器，所述电容器具有a1)第一电容电极；a2)第二电极，它与第一电容电极绝缘，并与基板电连接；a3)在第一电容电极和第二电容电极之间引入的介电层；b)用以选择至少一个存储单元的选择晶体管，所述晶体管具有b1)第一传导电极，该电极与存储单元阵列的位线相连；b2)第二传导电极，它与第一电容电极相连；b3)控制电极，它与存储单元阵列的字线相连；c)由具有从基板突起的鳍的栅极单元给出所述控制电极，所述鳍由一层栅氧化层和栅电极层所包裹，以便在该鳍的相对的侧向区域形成第一和第二栅极元件；d)在与基板表面平行的鳍的区域中设置第三栅极元件。
各从属权利要求可以体现本发明各主题的改进开发和提高。
按照本发明的一种优选改进，将第三栅极元件设在与基板表面平行的鳍的中心区域。
按照本发明的另一种优选改进，将存储单元设计为DRAM存储单元。
按照本发明的又一种优选改进，使所述介电层具有高的介电常数。
按照本发明的再一种优选改进，将选择晶体管设计为常闭型(normally off)n沟道场效应晶体管。在这种情况下，最好将所述基板设置为p传导型半导体基板。
按照本发明的再一种优选改进，使栅极的长度为鳍宽的1.5倍。
按照本发明的再一种优选改进，使栅极长度达到源极/漏极交叉点下方。
若使鳍深至少相当于鳍宽，是很有益的。
将各存储单元以矩阵的形式方便地排布成存储单元阵列的形式。
按照本发明的再一种优选改进，使所述鳍形成为实质上以隆起的方式突出于所述基板。
按照本发明的再一种优选改进，使所述鳍或沟道层沿着鳍深或沟道层长度的外廓具有同质的掺杂。这便于使所述鳍或沟道层的原子掺杂浓度至多为1017cm-3。
按照本发明的再一种优选改进，将存储电荷用的储能电容设计为沟道式电容(DT，深沟道)。
按照本发明的再一种优选改进，将存储电荷用的储能电容设计为堆栈式电容。
于是，本发明的存储器件包含具有高电流驱动能力的选择晶体管。同时，由于与鳍宽相比，减小了鳍高，因此降低了对所需处理技术的要求。
附图中示出本发明的优选实施例，以下的描述中将有详细的说明。其中图1表示具有储能电容和选择晶体管的存储单元的示意性电路图；图2表示栅极单元的横截面，示出本发明一种优选实施例的用作存储单元的选择晶体管的鳍形场效应晶体管的结构；图3表示本发明鳍形场效应晶体管的电流-电压特性曲线；图4表示图3所示本发明鳍状场效应晶体管的电流-电压更为详细的特性曲线；图5表示传统的鳍形场效应晶体管的栅极单元的横剖面。
具体实施例方式
各图中的相同参考标记代表相同的或者功能相同的元件或步骤。
图1表示本发明具有选择晶体管的存储单元的示意电路图。
如图1所示，动态存储单元包括选择晶体管和储能电容。存储状态0和1对应于正充当的储能电容和负充当的储能电容。由于重新组合或漏放电流，必须按照规则的时间间隔更新存储在储能电容中的电荷。通常这样的更新周期为64毫秒(ms)。
图1示出作为常闭型n沟道场效应晶体管(FET)的选择晶体管，它具有第一传导电极301(第一源/漏极)和第二传导电极302(第二源/漏极)。选择晶体管300的第一传导电极与位线BL相连，而选择晶体管300的第二传导电极302与储能电容200的第一终端相连。储能电容200的第二终端连接到基板401的终端。
另外，选择晶体管300具有控制电极303，该电极连接到存储器件的字线WL。因此，选择晶体管300能通过存储器件的字线WL而经由它的控制电极303寻址，于是，使储能电容200连接到存储器件的位线BL。
应当指出的是，储能电容200与选择晶体管300集成在一起，并可以被设置成所谓沟道式电容或堆栈式电容。储能电容的这种三维设计可使形成存储器件的存储单元阵列的各存储单元的尺寸进一步小型化。
图2示出本发明一种优选实施例的作为鳍形场效应晶体管基础的栅极单元400的横剖图。根据本发明，以在基板401上隆起的方式形成鳍405，参考标记404表示鳍宽，而参考标志407表示鳍深(鳍高)。应当指出的是，由鳍深407来定义鳍形场效应晶体管的沟道层长度，而由鳍宽404来定义鳍形场效应晶体管的沟道层宽度。
优选地可以由二氧化硅(SiO2)材料构成绝缘层402，，并沉积在基板401上。绝缘层402在鳍区域中与很薄的一层栅氧化层406结合。按照本发明的优选实施例，以如下方式形成鳍形场效应晶体管(fin-FET)的鳍405，也即鳍深407不超过鳍宽404的1.5倍。
给出三个不同的栅极元件408a，408b，408c，作为图2所示的结构的结果。栅极元件408a和408b被侧向布置在鳍405的相对区域，如现有技术的双栅鳍状场效应晶体管说的情况那样设置，并被记载于本文引为参考的德国公开DE10320239.9中。
按照本发明，作为图2所示鳍405结构的结果，在与基板401的表面平行的鳍405的区域中设有第三栅极元件408c。最好将第三栅极元件408c设在与基板401的表面平行的鳍405的中心区域。
作为第三栅极的结果，形成所谓三栅极鳍形场效应晶体管，这使得在读、写与选择晶体管相连的储能电容时，能够随着降低了漏放电流提供高的电流驱动能力。在制作这类三栅极鳍形场效应晶体管中，其优点在于，与传统的双栅极鳍形场效应晶体管相比，使鳍宽404得以增加。避免了临界亚光刻尺寸(critical sublithographic dimensions)，从而能整体地降低存储单元的制造成本。这就令人满意地减少了对与选择晶体管有关的存储单元的光刻技术的要求。
上部栅极元件408c(图2)位于鳍的中心区域，以这种方式可以避免发生不必要的漏电路径等。具有代表性的三栅极鳍形场效应晶体管的尺寸如下(i)栅极长度＝L；(ii)鳍宽＝(2/3)*L；(iii)源/漏极连接点的深度＝L/2；和(iv)栅极深度＝(L/2)+20nm。
图3和4中的每一幅都示出本发明三栅极鳍形场效应晶体管的电流-电压特性曲线。应当指出的是，图3和4所示的分布曲线是基于对以下数据的模拟栅极长度＝L＝60nm，鳍宽＝40nm，源极/漏极接点的深度＝30nm，沿着鳍的栅门深度＝50nm，并提供3×1017cm-3的同质掺杂。
图3示出以对数表示的源/漏电流502的电流—电压分布曲线的总体视图，而图4示出以线性表示的源/漏电流分布曲线502的详细视图。在每种情况下，源/漏电流502(Id(A))都被表示为栅极电压501(Ug(V))的函数。图3和4的每种情况都绘出具有不同沟道宽度的鳍形场效应晶体管的两种不同的分布曲线。
图4的详细视图可以区分所述两种分布曲线，其中第一电流分布曲线504相应于本发明具有40纳米(nm)宽度的三栅极鳍形场效应晶体管，而第二电流分布曲线504相应于减小为具有20纳米(nm)鳍宽的鳍形场效应晶体管。
将图3所示的对应于具有较宽鳍的鳍形场效应晶体管的第一电流分布曲线503与对应于具有较窄鳍宽(鳍宽20nm)的鳍形场效应晶体管的第二电流分布曲线504相比，这种比较示出两种情况下的切换行为具有相同的特性。
由于第三栅极元件408c被置于第一和第二栅极元件408a，408b(后部栅极元件)的旁边，因此本发明的鳍形场效应晶体管的设计确保了可在减小漏放电流的同时取得高电流驱动能力。
按照这种方式，可以提供鳍形场效应晶体管作为存储单元所用的选择晶体管，其中可以避免大纵横比。从而简化了工艺过程的制造步骤，节省了制造成本。
关于如图5所示的传统的只具有两个后部栅极元件的鳍形场效应晶体管的结构，将其作为参考引入本说明书。
虽然以上基于优选实施例描述了本发明，但并不限于此，而是可以进行各种修改。
另外，本发明也并不限于所述的应用可能性。
参考标记清单各图中以相同的参考标记表示相同或者功能相同的元件或步骤。
100存储元件200储能电容201第一电容电极202第二电容电极203介电层300选择晶体管301第一传导电极302第二传导电极303控制电极304基板终端400栅极单元401基板402绝缘层403栅电极层404鳍宽405鳍406栅氧化层407鳍深408a第一栅极元件408b第二栅极元件408c第三栅极元件501栅极电压
502源-漏电流503第一电流分布曲线504第二电流分布曲线
权利要求
1.一种电子数据存储器件，它被布置在基板(401)上，具有至少一个被布置成存储单元阵列的存储单元(100)，所述至少一个的存储单元(100)具有a)存储电荷用的储能电容器(200)，所述电容器具有a1)第一电容电极(201)；a2)第二电极(202)，它与第一电容电极(201)绝缘，并与基板(401)电连接；a3)在第一电容电极(201)和第二电容电极(202)之间引入的介电层(203)；b)用以选择至少一个存储单元(100)的选择晶体管(300)，所述晶体管具有b1)第一传导电极(301)，该电极与存储单元阵列的位线(BL)相连；b2)第二传导电极(302)，它与第一电容电极(201)相连；b3)控制电极(303)，它与存储单元阵列的字线(WL)相连；c)由具有从基板(401)突起的鳍(405)的栅极单元(400)给出所述控制电极(303)，所述鳍由一层栅氧化层(406)和栅电极层(403)所包裹，以便在该鳍(405)的相对侧向区域形成第一和第二栅极元件(408a，408b)；其特征在于，d)在与基板(401)表面平行的鳍(405)的区域中设置第三栅极元件(408c)。
2.根据权利要求1所述的器件，其特征在于，所述第三栅极元件(408c)设在与基板(401)的表面平行的鳍(405)的中心区域。
3.根据权利要求1所述的器件，其特征在于，将所述存储单元设计为DRAM存储单元。
4.根据权利要求1所述的器件，其特征在于，所述介电层(203)具有高的介电常数(k)。
5.根据权利要求1所述的器件，其特征在于，将所述选择晶体管(300)设计为常闭型n沟道场效应晶体管(FET)。
6.根据权利要求1或5所述的器件，其特征在于，将所述基板(401)设计为p传导型半导体基板。
7.根据权利要求1所述的器件，其特征在于，所述栅极的长度(L)为鳍宽(404)的1.5倍。
8.根据权利要求1所述的器件，其特征在于，所述栅极的深度达到源极/漏极连接点深度的下面。
9.根据权利要求1所述的器件，其特征在于，将所述存储单元(100)以矩阵的方式布置成存储单元阵列的形式。
10.根据权利要求1所述的器件，其特征在于，所述鳍(405)被形成从基板(401)隆起的方式。
11.根据权利要求1所述的器件，其特征在于，所述鳍(405)在鳍深(407)的外廓上面有同质的掺杂。
12.根据权利要求1所述的器件，其特征在于，所述鳍(405)的原子掺杂浓度至多为1×1017cm-3。
13.根据权利要求1所述的器件，其特征在于，所述存储电荷用的储能电容(200)被设计为沟道式电容。
14.根据权利要求1所述的器件，其特征在于，所述存储电荷用的储能电容(200)被设计为堆栈式电容。
全文摘要
一种存储器件布置在基板(401)上并具有至少一个存储单元(100)。所述存储单元包括存储电荷用的储能电容(200)和选择存储单元(100)用的选择晶体管。所述选择晶体管包括第一传导电极(301)，第二传导电极(302)和控制电极(303)。由具有从基板(401)突起的鳍(405)的栅极单元(400)提供所述控制电极(303)，所述的鳍被栅氧化层(406)和栅电极层(403)包裹，其中第一和第二栅极元件(408a，408b)设置在鳍(405)的相对侧向区域，而第三栅极元件(408c)设在与基板(401)的表面平行的鳍(405)的区域。
文档编号H01L21/8242GK1728389SQ20051008606
公开日2006年2月1日 申请日期2005年7月19日 优先权日2004年7月28日
发明者比约恩·菲舍尔, 弗朗茨·霍夫曼, 里夏德·约翰内森·卢伊肯, 安德列亚斯·施皮策 申请人:印芬龙科技股份有限公司