专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及抑制起因于半导体集成电路的寄生晶体管的电流的技术。
背景技术：
作为半导体集成电路，已知有例如在下述的专利文献1中被记载的那样的电路。
图11是示出以前的半导体集成电路(CMOS结构的倒相电路)的一例的剖面图。
在图11中，在P型半导体衬底601中形成了N阱区602。在该N阱区602的表面上利用P型源区603、P型漏区604和栅电极605形成了PMOS晶体管606。再者，在该N阱区602的表面上形成了对该N阱区602供给电源电位VDD用的N型杂质区607。此外，在半导体衬底601的P型区的表面上利用N型源区608、N型漏区609和栅电极610形成了NMOS晶体管611。再者，半导体衬底601的P型区中形成了对该P型区供给电源电位VEE用的P型杂质区612。
对P型源区603施加电源电位VCC(例如3伏)，对N型源区施加电源电位VSS(例如0伏)。此外，对N型杂质区607施加电源电位VDD(例如15伏)，对P型杂质区612施加电源电位VEE(例如-15伏)。由此，可从漏区604、609输出对栅电极605、610施加的输入电位的倒相电位。
在此，从外部的电源直接供给电位VCC、VSS。另一方面，通过用设置在半导体芯片内的电位变换电路(未图示)对从外部电源供给的电位VCC进行升压来生成电位VDD。此外，通过用该电位变换电路对从外部电源供给的电位VSS进行降压来生成电位VEE。
如图11中所示，在半导体衬底601内形成2个寄生晶体管Q1、Q2。由P型源区603、N型杂质区607和P型杂质区612构成的寄生的PNP结形成寄生晶体管Q1。此外，由N型源区608、P型杂质区612和N型杂质区607构成的寄生的NPN结形成寄生晶体管Q2。再者，在半导体衬底601内形成与杂质区之间的距离对应的值的寄生电阻。在图11的例子中，由区域603、607间的距离决定寄生晶体管Q1的基极电阻R1的值，由区域607、608间的距离决定寄生晶体管Q2的集电极电阻R2的值，由区域603、612间的距离决定寄生晶体管Q1的集电极电阻R3的值，而且，由区域608、612间的距离决定寄生晶体管Q2的基极电阻R4的值。
图12是图11中示出的寄生晶体管电路的等效电路。这样，寄生晶体管Q1、Q2构成了与下述的专利文献2同样的闸流管。
如上所述，在各电位VCC、VDD、VSS、VEE中有VCC＜VDD和VSS＞VEE的关系。在此，由于寄生晶体管Q1是PNP型的，故在VCC＜VDD的情况(即，在基极电位比发射极电位高的情况)下截止。此外，由于寄生晶体管Q2是NPN型的，故在VSS＞VEE的情况(即，在发射极电位比基极电位高的情况)下截止。因而，在正常工作时，寄生晶体管Q1、Q2都截止，不对半导体集成电路的工作产生影响。
但是，由于以下那样的原因，在电源上升时，有时寄生晶体管Q1、Q2导通、对半导体集成电路的工作产生不良影响。
如上所述，电位VCC、VSS从外部电源直接供给，而电位VDD、VEE则通过用电位变换电路对该电位VCC、VSS进行升压、降压来生成。因此，在半导体芯片的电源上升时，电位VDD、VEE的施加开始比电位VCC、VSS的施加开始迟。因而，在电源上升时，在电位VDD、VEE为‘不确定’的状态下，只施加电位VCC、VSS。因此，根据电位VDD、VEE的状态，各电位的关系有时成为VCC＞VDD和VSS＜VEE的情况。在这样的情况下，由于寄生晶体管Q1、Q2导通，故在VCC电源与VSS电源之间流过电流I1、I2(参照图12)。
该电流I1、I2使生成电位VDD、VEE的电位变换电路的电流负载上升，为此，有时电位变换电路不能开始电位VDD、VEE的生成。此外，因这样的电流I1、I2的缘故，备用状态下的电流增大了。进而，因电流I1、I2的缘故，半导体集成电路整体的电流变得过大，也有电路被破坏的情况。
专利文献1特开平5-335500号公报专利文献2特开平9-8147号公报发明内容本发明的解决课题在于提供能抑制起因于寄生晶体管的电流的半导体集成电路。
(1)与本发明的第1方面有关的半导体集成电路具备具有第1导电类型的阱区的第2导电类型的半导体衬底；第1场效应晶体管，具有形成在上述阱区的表面上且被连接到第1电源线上的第2导电类型的第1杂质区、形成在该阱区的表面上的第2导电类型的第2杂质区、以及隔着绝缘膜形成在被该第1、第2杂质区夹在中间的区域上的第1栅电极；第1导电类型的阱电位用高浓度杂质区，形成在上述阱区的表面上且被连接到第2电源线上；第2场效应晶体管，具有形成在上述半导体衬底的第2导电类型区域的表面上且被连接到第3电源线上的第1导电类型的第3杂质区、形成在该第2导电类型区域的表面上的第1导电类型的第4杂质区、以及隔着栅绝缘膜形成在被该第3、第4杂质区夹在中间的区域上的第2栅电极；第2导电类型的衬底电位用高浓度杂质区，形成在上述第2导电类型区域的表面上且被连接到第4电源线上；以及双极型晶体管，具有第1导电类型的基极和第2导电类型的集电极、发射极，该基极和该集电极被连接到上述阱电位用高浓度杂质区上且该发射极被连接到上述第1电源线上。
(2)与本发明的第2方面有关的半导体集成电路具备
具有第1导电类型的阱区的第2导电类型的半导体衬底；第1场效应晶体管，具有形成在该阱区的表面上且被连接到第1电源线上的第2导电类型的第1杂质区、形成在该阱区的表面上的第2导电类型的第2杂质区、以及隔着绝缘膜形成在被该第1、第2杂质区夹在中间的区域上的第1栅电极；第1导电类型的阱电位用高浓度杂质区，形成在该阱区的表面上且被连接到第2电源线上；第2场效应晶体管，具有形成在上述半导体衬底的第2导电类型区域的表面上且被连接到第3电源线上的第1导电类型的第3杂质区、形成在该第2导电类型区域的表面上的第1导电类型的第4杂质区、以及隔着栅绝缘膜形成在被该第3、第4杂质区夹在中间的区域上的第2栅电极；第2导电类型的衬底电位用高浓度杂质区，形成在上述第2导电类型区域的表面上且被连接到第4电源线上；以及双极型晶体管，具有第2导电类型的基极和第1导电类型的集电极、发射极，该基极和该集电极被连接到上述衬底电位用高浓度杂质区上且该发射极被连接到上述第3电源线上。
按照本发明的第1、第2方面，可利用有意识地设置的双极型晶体管来抑制对由第1、第2场效应晶体管、阱电位用高浓度杂质区和衬底电位用高浓度杂质区形成的寄生晶体管的电流流入。
图1是示出与第1实施方式有关的半导体集成电路的结构的剖面图。
图2是示出与第1实施方式有关的半导体集成电路的结构的电路图。
图3是示出与第2实施方式有关的半导体集成电路的结构的剖面图。
图4是示出与第2实施方式有关的半导体集成电路的结构的电路图。
图5是示出与第3实施方式有关的半导体集成电路的结构的剖面图。
图6是示出与第3实施方式有关的半导体集成电路的结构的电路图。
图7是示出与第4实施方式有关的半导体集成电路的结构的剖面图。
图8是示出与第4实施方式有关的半导体集成电路的结构的电路图。
图9是示出与第5实施方式有关的半导体集成电路的结构的剖面图。
图10是示出与第5实施方式有关的半导体集成电路的结构的电路图。
图11是示出以前的半导体集成电路的结构的剖面图。
图12是示出以前的半导体集成电路的结构的电路图。
具体实施例方式
以下，使用
本发明的实施方式。再有，图中，不过是以能理解本发明的程度概略地示出各结构成分的大小、形状和配置关系，此外，以下说明的数值的条件不过仅是例示。
第1实施方式首先，使用图1和图2，说明与本发明有关的半导体集成电路的第1实施方式。
图1是示出与本实施方式有关的半导体集成电路(CMOS结构的倒相电路)的一例的剖面图。
如图1中所示，在半导体衬底101中形成了N阱区102、113。
在N阱区102中形成了P型源区103、P型漏区104和栅电极105。在N阱区102的表面上形成了P型源区103，将P型源区103连接到电源线VCC(例如3伏)上。在N阱区102的表面上形成了P型漏区104，将P型漏区104连接到信号输出线OUT上。在被源区103和漏区104夹在中间的区域上隔着未图示的绝缘膜形成了栅电极105，将栅电极105连接到信号输入线上。由区域103、104和栅电极105构成PMOS晶体管106。
再者，在N阱区102的表面上形成了阱电位用的N型高浓度杂质区107。将该N型高浓度杂质区107连接到电源线VDD(例如15伏)上。
在P型半导体衬底101的P型区中形成了N型源区108、N型漏区109和栅电极110。在该P型区的表面上形成了N型源区108，将N型源区108连接到电源线VSS(例如0伏)上。在该P型区的表面上形成了N型漏区109，将N型漏区109连接到信号输出线OUT上。在被N型源区108和N型漏区109夹在中间的区域上隔着未图示的绝缘膜形成了栅电极110，将栅电极110连接到信号输入线上。由区域108、109和栅电极110构成NMOS晶体管111。
再者，在P型半导体衬底101的P型区的表面上形成了衬底电位用的P型高浓度杂质区112。将该P型高浓度杂质区112连接到电源线VEE(例如-15伏)上。
在N阱区113的表面上形成了1个N型高浓度杂质区114和2个P型高浓度杂质区115、116。将N型高浓度杂质区114和P型高浓度杂质区116连接到电源线VDD上。另一方面，将P型高浓度杂质区115连接到电源线VCC上。由此，能以寄生的方式形成其基极和集电极被连接到阱电位用高浓度杂质区107上且其发射极被连接到电源线VCC上的NPN型双极型晶体管(后述)。再有，栅电极117本来是不需要的，不过是为了与N阱区102完全同一地形成N阱区113部分以谋求设计或制造工序的容易化而设置的。
如图1中所示，在半导体衬底101内形成3个寄生晶体管Q1、Q2、Q3。由P型源区103、N型高浓度杂质区107和P型高浓度杂质区112构成的寄生的PNP结形成寄生晶体管Q1。由N型源区108、P型高浓度杂质区112和N型高浓度杂质区107构成的寄生的NPN结形成寄生晶体管Q2。由N型高浓度杂质区114、P型杂质区115和P型杂质区116构成的寄生的PNP结形成寄生晶体管Q3。此外，在半导体衬底101内形成与杂质区之间的距离对应的值的寄生电阻。在图1的例子中，由区域103、107间的距离决定寄生晶体管Q1的基极电阻R1的值，由区域107、108间的距离决定寄生晶体管Q2的集电极电阻R2的值，由区域103、112间的距离决定寄生晶体管Q1的集电极电阻R3的值，而且，由区域108、112间的距离决定寄生晶体管Q2的基极电阻R4的值。
再有，在本实施方式中，在分开的N阱区102、113中形成了杂质区103～105和杂质区114～116，但也可在相同的N阱区中形成这些杂质区。
图2是在图1中示出的寄生晶体管电路的等效电路。以下，使用图2来说明在半导体衬底101内以寄生的方式形成的电路的工作。
与以前的半导体集成电路(参照图12)同样，在正常的工作中，电源电位VCC、VDD、VSS、VEE的关系成为VCC＜VDD和VSS＞VEE，因而，寄生晶体管Q1、Q2截止。此外，在VCC＜VDD的情况下，由于基极电位比发射极电位高，故寄生晶体管Q3也截止。因此，这些寄生晶体管Q1、Q2、Q3不对半导体集成电路的工作产生影响。
另一方面，在半导体芯片的电源上升时，与以前的半导体集成电路同样，尽管施加了电源电位VCC、VSS，但有时电源电位VDD、VEE不确定。而且，在这样的情况下，有时各电源电位的关系成为VCC＞VDD且VSS＜VEE的情况。由于VCC＞VDD，使发射极电位比基极电位高，故PNP型的寄生晶体管Q1、Q3导通。此外，由于VSS＜VEE，使基极电位比发射极电位高，故NPN型的寄生晶体管Q2导通。由此，在寄生晶体管Q1、Q2、Q3中流过电流I1、I2。如果流过电流I1，则在寄生电阻R2的两端产生端子间电压。在此，电压VSS已被施加并固定且电压VDD是不确定的。因此，在寄生电阻R2的两端产生了端子间电压时，端子T2(参照图2)的电位不变化，端子T1的电位上升了该端子间电压的部分。因而，寄生晶体管Q1、Q3的基极电位也随着该端子间电压而上升。由此，由于寄生晶体管Q3的发射极-集电极间电压和发射极-基极间的电压变小，故电流I1的值变小。此外，由于寄生晶体管Q1与寄生晶体管Q3成为一对，构成了恒定电流电路，故如果电流I1的值变小，则电流I2的值也变小。
这样，按照本实施方式，由于有意识地设置了寄生晶体管Q3，故可抑制起因于寄生晶体管的电流，因而，可防止半导体集成电路的工作开始不良或消耗电流的增大、电路破坏等。
第2实施方式其次，使用图3和图4说明与本发明有关的半导体集成电路的第2实施方式。
图3是示出与第2实施方式有关的半导体集成电路的一例的剖面图。在图3中，附以与图1相同的符号的结构要素分别示出了与图1相同的结构要素。
如图3中所示，在本实施方式中，在P型半导体衬底101中形成N阱区201。然后，在该N阱区201内形成N型高浓度杂质区202和P型杂质区203。将N型高浓度杂质区202连接到电源线VDD上。此外，经布线图形将P型杂质区203连接到N阱区113内的N型高浓度杂质区114和P型杂质区116上。与第1实施方式不同，不将N型高浓度杂质区114和P型杂质区116连接到电源线VDD上。
如图3中所示，在N阱区201内以寄生的方式形成二极管D1。将二极管D1的负极连接到电源线VDD和寄生电阻R2的一端上。此外，将该二极管D1的正极连接到寄生晶体管Q3的集电极上，而且，经寄生电阻R1连接到寄生晶体管Q1、Q3的基极上。
图4是在图3中示出的寄生晶体管电路的等效电路。以下，使用图4来说明在半导体衬底101内以寄生的方式形成的电路的工作。
根据与第1实施方式的半导体集成电路(参照图1)同样的原因，在正常的工作中，电源电位VCC、VDD、VSS、VEE的关系成为VCC＜VDD和VSS＞VEE，因而，寄生晶体管Q1、Q2、Q3截止。因此，这些寄生晶体管Q1、Q2、Q3不对半导体集成电路的工作产生影响。
另一方面，在半导体芯片的电源上升时，与第1实施方式的半导体集成电路同样的原因，有时各电源电位的关系成为VCC＞VDD且VSS＜VEE，寄生晶体管Q1、Q2、Q3导通。在该情况下，在寄生晶体管Q1、Q2、Q3中流过电流I1、I2。
在本实施方式中，在寄生电阻R2与寄生晶体管Q1、Q3的基极之间设置了寄生二极管D1。因此，寄生晶体管Q3的发射极-集电极间电压和发射极-基极间电压减小了该寄生二极管D1的能隙(约0.5伏)的部分。因而，与第1实施方式的半导体集成电路相比，电流I1的值进一步减小。由此，电流I2的值也比第1实施方式的情况小。
这样，按照本实施方式，由于有意识地设置了寄生二极管D1，故与第1实施方式的情况相比，可减小起因于寄生晶体管的电流，在防止半导体集成电路的工作开始不良或消耗电流的增大、电路破坏等方面是有效的。
第3实施方式其次，使用图5和图6说明与本发明有关的半导体集成电路的第3实施方式。
图5是示出与本实施方式有关的半导体集成电路的一例的剖面图。在图5中，附以与图3相同的符号的结构要素分别示出了与图3相同的结构要素。
如图5中所示，在本实施方式中，在P型半导体衬底101中形成N阱区301。在该N阱区301内形成N型高浓度杂质区302和P型杂质区303。
与上述的第2实施方式同样，将N型高浓度杂质区202连接到电源线VDD上。将P型杂质区203经布线图形连接到N型高浓度杂质区302上。再者，将P型杂质区303经布线图形连接到N阱区113内的N型高浓度杂质区114和P型杂质区116上。
如图5中所示，在N阱区201、301内以寄生的方式形成串联连接的二极管D1、D2。将二极管D1的负极连接到电源线VDD和寄生电阻R2的一端上。将二极管D1的正极连接到二极管D2的负极上。此外，将二极管D2的正极连接到寄生晶体管Q3的集电极上，并且，经寄生电阻R1连接到寄生晶体管Q1的基极上。
再有，以寄生的方式形成的二极管的个数可以大于等于3个。
图6是在图5中示出的寄生晶体管电路的等效电路。以下，使用图6来说明在半导体衬底101内以寄生的方式形成的电路的工作。
与第2实施方式的半导体集成电路(参照图4)同样，在电源电位VCC、VDD、VSS、VEE的关系成为VCC＜VDD和VSS＞VEE的情况下，寄生晶体管Q1、Q2、Q3截止。因此，这些寄生晶体管Q1、Q2、Q3不对半导体集成电路的工作产生影响。
另一方面，在半导体芯片的电源上升时，与第1实施方式的半导体集成电路同样的原因，有时寄生晶体管Q1、Q2、Q3导通，流过电流I1、I2。
在本实施方式中，在寄生电阻R2与寄生晶体管Q1、Q3的基极之间串联连接了2个寄生二极管D1、D2。串联连接的寄生二极管的数目每增加1个，可将寄生晶体管Q1、Q3的发射极-集电极间电压和发射极-基极间电压就减小约0.5伏。由此，可进一步减小电流I1、I2的值。
例如，如果能将寄生晶体管Q1、Q3的发射极-基极间电压降低到小于等于0.5伏，就能将该寄生晶体管Q1、Q3维持在截止区中，由此，即使各电源电位的关系成为VCC＞VDD且VSS＜VEE，寄生晶体管Q1、Q3也不导通。因而，电流I1、I2完全不流动。
这样，按照本实施方式，与第2实施方式相比，可进一步减小起因于寄生晶体管的电流或可使其为零。因而，按照本实施方式，可非常有效地防止半导体集成电路的工作开始不良或消耗电流的增大、电路破坏等。
第4实施方式其次，使用图7和图8说明与本发明有关的半导体集成电路的第4实施方式。
图7是示出与本实施方式有关的半导体集成电路的一例的剖面图。在图7中，附以与图5相同的符号的结构要素分别示出了与图5相同的结构要素。
如图7中所示，在本实施方式中，在N型高浓度杂质区202与电源线VDD之间设置电阻401。作为电阻401，例如可使用布线电阻。
图8是在图7中示出的寄生晶体管电路的等效电路。如图8中所示，在本实施方式的半导体集成电路中，在寄生二极管D1的负极与寄生电阻元件R2之间形成电阻元件R5。根据图7中示出了电阻401来形成该电阻R5。在本实施方式中，如果各电源电位的关系成为VCC＞VDD且VSS＜VEE，寄生晶体管Q1、Q2、Q3导通，则寄生晶体管Q1、Q3的集电极-发射极间电压和发射极-基极间电压与合成电阻R2+R5的值成比例地上升。
在上述的第3实施方式中，只用串联连接的寄生二极管的个数调整了寄生晶体管Q1、Q3的发射极-基极间电压。因此，只能以约0.5伏的单位调整该发射极-基极间电压。与此不同，在本实施方式中，由于设置了电阻元件R5，故可进行小于等于0.5伏的电位调整。因而，与第3实施方式相比，可流过进一步减少流过寄生晶体管Q1、Q3的电流I1、I2。
这样，按照本实施方式，由于有意识地设置了电阻R5，故与第3实施方式的情况相比，可容易地抑制起因于寄生晶体管的电流。因而，按照本实施方式，可非常有效地防止半导体集成电路的工作开始不良或消耗电流的增大、电路破坏等。
第5实施方式其次，使用图9和图10说明与本发明有关的半导体集成电路的第5实施方式。在上述的各实施方式中，通过有意识地形成PNP型的寄生双极型晶体管Q3来抑制了流过寄生双极型晶体管Q1、Q2的电流，但在本实施方式中，通过有意识地形成NPN型的寄生双极型晶体管来抑制流过寄生双极型晶体管Q1、Q2的电流。
图9是示出与本实施方式有关的半导体集成电路的一例的剖面图。在图9中，附以与图1相同的符号的结构要素分别示出了与图1相同的结构要素。
如图9中所示，在P型半导体衬底101的表面上形成了1个P型高浓度杂质区501和2个N型杂质区502、503。
此外，在P型半导体衬底101形成了N阱区504、507。在N阱区504内形成P型杂质区505和N型高浓度杂质区506。在N阱区507内形成P型杂质区508和N型高浓度杂质区509。
将P型杂质区505连接到电源线VEE上。将N型高浓度杂质区506经布线图形连接到P型杂质区508上。再者，将N型高浓度杂质区509经布线图形连接到P型杂质区501和N型杂质区502上。将N型杂质区503连接到电源线VSS上。
如图9中所示，杂质区501、502、503以寄生的方式形成NPN型的双极型晶体管Q4。此外，N阱区504内的杂质区505、506以寄生的方式形成二极管D3，N阱区507内的杂质区508、509以寄生的方式形成二极管D4。将二极管D3的正极连接到电源线VEE和寄生电阻R3的一端上。将二极管D3的负极连接到二极管D4的正极上。此外，将二极管D4的负极连接到寄生晶体管Q4的集电极上，并且经寄生电阻R4连接到寄生晶体管Q2、Q4的基极上。
再有，以寄生的方式形成的二极管的个数可以大于等于3个。
图10是在图9中示出的寄生晶体管电路的等效电路。以下，使用图10来说明在半导体衬底101内以寄生的方式形成的电路的工作。
在正常的工作中，电源电位VCC、VDD、VSS、VEE的关系成为VCC＜VDD和VSS＞VEE，寄生晶体管Q1、Q2截止。此外，在VSS＜VEE的情况下，由于基极电位比发射极电位低，故寄生晶体管Q4也截止。因此，这些寄生晶体管Q1、Q2、Q4不对半导体集成电路的工作产生影响。
另一方面，在半导体芯片的电源上升时，如果各电源电位的关系成为VCC＞VDD且VSS＜VEE，则PNP型的寄生晶体管Q1的发射极电位比基极电位高而导通，NPN型的寄生晶体管Q2、Q4的基极电位比发射极电位高而导通。由此，在寄生晶体管Q1、Q2、Q4中流过电流I3、I4。如果流过电流I3，则在寄生电阻R3的两端产生端子间电压。在此，电压VCC已被施加并固定且电压VEE是不确定的。因此，在寄生电阻R3的两端产生了端子间电压时，端子T3(参照图10)的电位不变化，端子T4的电位下降了该端子间电压的部分。因而，寄生晶体管Q2、Q4的基极电位也随着该端子间电压而下降。另外，由于设置了寄生二极管D3、D4，寄生晶体管Q4的基极电位比端子T4的电位低了约1.0伏。由此，由于可将寄生晶体管Q4的发射极-集电极间电压和发射极-基极间的电压抑制得较低，故可将电流I3的值抑制得较小。此外，由于寄生晶体管Q2与寄生晶体管Q4成为一对，构成了恒定电流电路，故如果电流I3的值变小，则电流I4的值也变小。
这样，根据本实施方式，可抑制起因于寄生晶体管的电流。因而，可防止半导体集成电路的工作开始不良或消耗电流的增大、电路破坏等。
再有，在本实施方式中，与上述的实施方式3同样，有意识地形成了2个寄生二极管D3、D4，但也可与上述的实施方式2同样地只形成1个寄生二极管，也可形成大于等于3个的寄生二极管。进而，也可与上述的实施方式1同样地不形成寄生二极管。另外，也可与上述的实施方式4同样地将用于微调整寄生晶体管Q4的发射极-基极间电压的电阻连接到P型杂质区505上。
权利要求
1.一种半导体集成电路，其特征在于，具备具有第1导电类型的阱区的第2导电类型的半导体衬底；第1场效应晶体管，具有形成在上述阱区的表面上且被连接到第1电源线上的第2导电类型的第1杂质区、形成在该阱区的表面上的第2导电类型的第2杂质区、以及隔着绝缘膜形成在被该第1、第2杂质区夹在中间的区域上的第1栅电极；第1导电类型的阱电位用高浓度杂质区，形成在上述阱区的表面上且被连接到第2电源线上；第2场效应晶体管，具有形成在上述半导体衬底的第2导电类型区域的表面上且被连接到第3电源线上的第1导电类型的第3杂质区、形成在该第2导电类型区域的表面上的第1导电类型的第4杂质区、以及隔着栅绝缘膜形成在被该第3、第4杂质区夹在中间的区域上的第2栅电极；第2导电类型的衬底电位用高浓度杂质区，形成在上述第2导电类型区域的表面上且被连接到第4电源线上；以及双极型晶体管，具有第1导电类型的基极和第2导电类型的集电极、发射极，该基极和该集电极被连接到上述阱电位用高浓度杂质区上且该发射极被连接到上述第1电源线上。
2.如权利要求1中所述的半导体集成电路，其特征在于由形成在上述半导体衬底的表面上的1个第1导电类型杂质区和2个第2导电类型杂质区以寄生的方式形成了上述双极型晶体管。
3.如权利要求1或2中所述的半导体集成电路，其特征在于还具备用于在上述双极型晶体管的上述集电极与上述阱电位用高浓度杂质区之间产生电位差的1级或多级的二极管。
4.如权利要求1～3中的任一项中所述的半导体集成电路，其特征在于通过将上述二极管的个数设定为适当的数目来调整了上述双极型晶体管的基极-发射极间的电压，以使上述双极型晶体管置于截止区中。
5.如权利要求1～4中的任一项中所述的半导体集成电路，其特征在于还具备用于调整上述双极型晶体管的上述集电极与上述阱电位用高浓度杂质区之间的阻值的电阻。
6.一种半导体集成电路，其特征在于，具备具有第1导电类型的阱区的第2导电类型的半导体衬底；第1场效应晶体管，具有形成在该阱区的表面上且被连接到第1电源线上的第2导电类型的第1杂质区、形成在该阱区的表面上的第2导电类型的第2杂质区、以及隔着绝缘膜形成在被该第1、第2杂质区夹在中间的区域上的第1栅电极；第1导电类型的阱电位用高浓度杂质区，形成在该阱区的表面上且被连接到第2电源线上；第2场效应晶体管，具有形成在上述半导体衬底的第2导电类型区域的表面上且被连接到第3电源线上的第1导电类型的第3杂质区、形成在该第2导电类型区域的表面上的第1导电类型的第4杂质区、以及隔着栅绝缘膜形成在被该第3、第4杂质区夹在中间的区域上的第2栅电极；第2导电类型的衬底电位用高浓度杂质区，形成在上述第2导电类型区域的表面上且被连接到第4电源线上；以及双极型晶体管，具有第2导电类型的基极和第1导电类型的集电极、发射极，该基极和该集电极被连接到上述衬底电位用高浓度杂质区上且该发射极被连接到上述第3电源线上。
7.如权利要求6中所述的半导体集成电路，其特征在于由形成在上述半导体衬底的表面上的1个第2导电类型杂质区和2个第1导电类型杂质区以寄生的方式形成了上述双极型晶体管。
8.如权利要求6或7中所述的半导体集成电路，其特征在于还具备用于在上述双极型晶体管的上述集电极与上述衬底电位用高浓度杂质区之间产生电位差的1级或多级的二极管。
9.如权利要求6～8中的任一项中所述的半导体集成电路，其特征在于通过将上述二极管的个数设定为适当的数目，调整了上述双极型晶体管的基极-发射极间的电压，以使上述双极型晶体管置于截止区中。
10.如权利要求6～9中的任一项中所述的半导体集成电路，其特征在于还具备用于调整上述双极型晶体管的上述集电极与上述衬底电位用高浓度杂质区之间阻值的电阻。
全文摘要
本发明的课题是在CMOS结构的倒相电路中抑制起因于寄生晶体管的电流。如果在N阱区(102)的表面上形成由P型源区(103)、P型漏区(104)和栅电极(105)构成的PMOS晶体管和阱电位用N型高浓度杂质区(107)，而且，在P型半导体衬底(101)的表面上形成由N型源区(108)、N型漏区(109)和栅电极(110)构成的NMOS晶体管和衬底电位用P型高浓度杂质区(112)，则形成由双极型晶体管(Q1、Q2)和电阻(R1～R3)构成的寄生电路。在本发明中，通过在N阱区(112)中设置N型高浓度杂质区(114)和P型杂质区(115、116)，有意识地形成寄生晶体管(Q3)，由此，抑制在电源上升时各电源电位的关系为VCC＞VDD且VSS＜VEE时的电流产生。
文档编号H01L27/08GK1838413SQ20061000241
公开日2006年9月27日 申请日期2006年1月27日 优先权日2005年3月25日
发明者长友茂 申请人:冲电气工业株式会社