专利名称：改善非易失存储器元件擦除的制造方法
技术领域：
本发明涉及一种嵌入式非易失存储器(Non-Volatile Memory；NVM)元件之制造方法，特别涉及一种改善嵌入式非易失存储器元件擦除之制造方法。
背景技术：
在半导体晶片内制造具有分离栅极(Split Gate)特征之非易失存储晶胞(Cell)时，擦除效率与浮置栅极(Floating Gate)及控制栅极(Control Gate)之间的内多晶硅氧化物(Inter-Poly Oxide)之厚度相关。回蚀刻工艺可减少浮置栅极上之内多晶硅氧化物的厚度，但会伤及外围区内之栅介电层，其中外围区例如晶体管区。再者，蚀刻多晶硅以形成浮置栅极之工艺会于浮置栅极内形成底切(Undercut)结构，以致于部分之多晶硅氧化物覆盖(Cap)结构会凸悬于底切结构。
发明内容
因此，本发明的目的之一就是提供一种嵌入式非易失存储器元件之制造方法。在一实施例中，此方法包括形成第一掩膜层于半导体基材上之晶胞区以及外围区之多晶硅层上，其中第一掩膜层于晶胞区内具有多个开口。接着，可氧化上述开口所暴露出多晶硅层之多个部分，以形成多个多晶硅氧化物特征，然后可去除第一掩膜层。之后，可蚀刻未被上述多个多晶硅氧化物特征覆盖之多晶硅层，以形成多个浮置栅极，其中蚀刻多晶硅层之步骤伴随溅镀工艺。溅镀工艺可以原位(例如与用于蚀刻多晶硅层以形成浮置栅极相同之溅镀反应室)或异位方式进行。原位溅镀法具有较短周期时间，且较适于量产。随后，形成介电层及第二掩膜层于晶胞区以及外围区内。接下来，在形成光刻胶层于外围区内之第二掩膜层上后，部分蚀刻晶胞区内之第二掩膜层。然后，部分蚀刻介电层，以形成多个厚度之介电层。之后，去除第二掩膜层，并形成多个控制栅极，其中前述控制栅极部分覆盖晶胞区内之浮置栅极。
在一些实施例中，溅镀法可至少包含气体，且此气体选自于由氩、氦以及氮所组成之族群。溅镀法去除部分之多晶硅氧化区凸悬于多晶硅层之底切结构，其中底切结构是由于蚀刻多晶硅层之步骤时侧向去除所导致。蚀刻多晶硅层之步骤可延长至过度蚀刻多晶硅层，以消除极微足部。介电层可至少包含氧化硅，且可由包括化学气相沉积法之方法而形成。第二掩膜层可至少包含有机材料及/或介电材料。在另一实施例中，第二掩膜层可至少包含抗反射涂布(ARC)层、底部反射涂布(BARC)层、及/或光刻胶层。每一浮置栅极上方之介电层经薄化。每一浮置栅极上方之介电层去除的厚度偏移量与原始厚度的比值为实质至少10％。每一浮置栅极上方之介电层去除的厚度实质为10埃至50埃之间。部分蚀刻介电层之步骤可伴随进行氢氟酸湿蚀刻法。
本发明的另一目的则是提供一种非易失存储器元件之制造方法，此方法至少包含形成硬掩膜层于半导体基材上之多晶硅层上，其中此硬掩膜层具有多个开口。接着，氧化上述开口所暴露出之多晶硅层之多个部分，以形成多个多晶硅氧化区，然后去除此硬掩膜层。之后，蚀刻未被上述多个多晶硅氧化区覆盖之多晶硅层，以形成多个浮置栅极，其中蚀刻多晶硅层之步骤伴随溅镀工艺。
本发明的又一目的则是提供一种非易失存储器元件之制造方法，此方法至少包含提供半导体基材，此半导体基材具有晶胞区以及外围区，其中晶胞区具有浮置栅极，接着形成介电层以及掩膜层于晶胞区以及外围区内。然后，在外围区内形成光刻胶层覆盖掩膜层，当外围区受到光刻胶层保护时，部分回蚀刻晶胞区内之第二掩膜层。之后，部分去除介电层，以形成多个厚度之介电层。
本发明的又一目的则是提供一种非易失存储器元件之制造方法，此方法至少包含提供半导体基材，此半导体基材具有晶胞区以及外围区，其中浮置栅极设于晶胞区内。接着，形成介电层于晶胞区以及外围区内，然后形成掩膜层于外围区内。之后，部分去除晶胞区内之介电层。
本发明的再一目的则是提供一种半导体元件，此半导体元件至少包含具有非易失存储器区以及外围区之基材、设于非易失存储器区内之浮置栅极、设于基材上且覆盖浮置栅极之介电层、以及设于介电层上并部分覆盖于浮置栅极以及基材上之控制栅极。介电层于浮置栅极上具有第一厚度，且于外围区上具有第二厚度，其中第一厚度与第二厚度之差距比实质上不小于0.08。
在一些实施例中，浮置栅极可具有凸状表面。半导体元件可还至少包含多晶硅氧化特征设于浮置栅极上。浮置栅极可至少包含一材料，且此材料选自于由多晶硅、多晶硅锗、碳化硅:锗(Silicon Carbide Germanium；SiC:Ge)、导体材料及上述任意组合所组成之族群。介电层可至少包含氧化硅。半导体元件可还至少包含栅介电层插设于基材与浮置栅极之间。半导体元件可还至少包含晶体管设于外围区内。半导体元件之基材可至少包含一材料，且此材料选自于由元素半导体、化合物半导体以及合金半导体所组成之族群。
通过以下详细叙述并配合附图可更熟谙本说明书披露内容之观点。然而要强调的是根据此工业之标准实施，各种特征并非依比例绘制。事实上，为了讨论清楚起见，可任意增减各种特征之尺寸。
图1为根据本发明一实施例之形成半导体元件之方法的简化流程图；以及图2至图12为多个例示实施例之非易失存储元件于工艺中之剖面图。主要元件标记说明100方法102提供半导体基材，其中此半导体基材于存储晶胞区以及外围区均具有多晶硅层以及第一掩膜层之步骤104图案化第一掩膜层，以于存储晶胞区内形成多个开口之步骤
106热氧化第一掩膜层之上述开口所暴露出多晶硅层之多个部分之步骤108去除第一掩膜层之步骤110伴随临场溅镀工艺，蚀刻多晶硅层，以形成多个浮置栅极之步骤112形成介电层以及第二掩膜层于半导体基材上之步骤114形成光刻胶层于外围区之步骤116当光刻胶层覆盖子外围区时，部分回蚀刻存储晶胞区内之第二掩膜层之步骤118部分蚀刻介电层，以达到多个厚度之步骤120去除第二掩膜层之步骤122形成多个控制栅极以部分覆盖于上述浮置栅极上之步骤200半导体元件 202外围区204存储晶胞区 210基材220介电层 222穿隧栅极230多晶硅层 232浮置栅极240硬掩膜层 250存储晶胞252多晶硅氧化区 260介电层260a顶角270第二掩膜层280光刻胶层 290控制栅极具体实施方式
本发明大体上涉及一种微电子元件，特别是涉及一种非易失存储器元件。
可以理解的是以下披露内容提供许多不同的实施例或例子，以此实施本发明不同特征。下述特定例子的零件及排列是用以简化本发明之披露内容。因此仅为举例说明而非用以限定本发明。此外，本发明披露内容会于不同实施例中重复附图标记及/或字母。重复之目的是为了简化及清楚，并非指定所讨论之不同实施例及/或配置之间的关系。
请参照图1，其为一种用来形成半导体元件200之方法100的简化流程图。请另参照图2至图12，其为制造方法中半导体元件200之剖面图，并于以下讨论半导体元件200及其制造方法100。
请参照图1及图2，此方法100由步骤102开始，其为提供半导体基材(基材)210。基材210可包括元素半导体，例如硅、锗、及/或钻石。基材210可包括化合物半导体，例如碳化硅、砷化镓、砷化铟及/或磷化铟。基材210可包括合金化合物半导体，例如硅锗、碳化硅锗、磷化镓砷及/或磷化镓铟。基材210可包括外延层。举例而言，基材210可具有外延层覆盖于主体(Bulk)半导体上。另外，基材210可经由应变(Strained)以增强其效能。举例而言，外延层可至少包含与主体半导体不同之半导体材料，例如利用选择性外延成长(Selective Epitaxial Growth；SEG)工艺而形成覆盖于主体硅上之硅锗层或于主体硅锗上之硅层。再者，基材210可至少包含绝缘体上半导体(Semiconductor-On-Insulator；SOI)结构。举例而言，基材210可包括利用例如氧植入隔离(Separation By Implanted Oxygen；SIMOX)工艺而形成的氧化物埋层(Buried Oxide；BOX)。
基材210可至少包含隔离特征以将基材上形成之不同元件分开。隔离特征可至少包含不同结构且可利用不同工艺技术形成。举例而言，隔离结构可至少包含介电隔离，其为包括硅的局部氧化(Local Oxidation OfSilicon；LOCOS)隔离以及浅槽隔离(Shallow Trench Isolation；STI)、结隔离(Junction Isolation)、场隔离(Field Isolation)及/或其它适合之隔离结构。基材210亦可至少包含各种掺杂的特征，例如井区、源极、漏极及/或其它掺杂的特征。可通过离子植入及/或扩散而完成各种掺杂区。
半导体元件200可包括外围区202以及存储晶胞(晶胞)区204。存储晶胞区204可至少包含多个非易失存储晶胞。非易失存储晶胞可具有分离栅极结构、堆叠栅极(Stacked-Gate)结构、其它适合的结构及/或上述之任意组合。外围区202可至少包含于同一基材上形成之各种其它微电子元件，包括被动零件以及主动零件，其中被动零件是例如电阻、诱导器及电容，而主动零件则例如NPN二极晶体管、PNP二极晶体管、互补式二极晶体管、二极管、N型金属氧化物半导体(N-Type Metal-Oxide Semiconductor；NMOS、PMOS、互补式MOS(Complementary MOS；CMOS)或其它元件。
半导体元件200还至少包含介电层220。介电层220可至少包含利用热氧化法、原子层沉积(Atomic Layer Deposition；ALD)法、化学气相沉积(Chemical Vapor Deposition；CVD)法或物理气相沉积(Physical VaporDeposition；PVD)法形成之氧化硅、氮氧化硅、以及高介电常数(或作“High-k”，所谓“高”是相对于例如氧化硅之参考材料而言)材料。介电层220可具有多层结构，例如通过热氧化形成第一氧化硅层，然后通过原子层沉积法形成高介电常数材料层。高介电常数材料层可至少包含金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆及其上述之任意组合。
半导体元件200还至少包含多晶硅(Polysilicon；Poly-Si)层230。此多晶硅层230可通过化学气相沉积法、物理气相沉积法、金属硅化(Silicidation)法、电镀法及/或其它适合的方法而形成。多晶硅层230还至少包含或由其它导体材料所取代，其它导体材料可例如通过化学气相沉积法、物理气相沉积法、金属硅化法、电镀法及/或原子层沉积法而形成之金属及/或金属硅化物。形成多晶硅层230时可涉及更多工艺，例如离子植入掺杂。
半导体元件200还至少包含硬掩膜层240(或作第一掩膜层)。硬掩膜层240可至少包含利用例如化学气相沉积法或物理气相沉积法形成之氮化硅、氮氧化硅、碳化硅及/或其它适合的介电材料。
请参照图1及图3，此方法100进行至步骤104，其中硬掩膜层240经图案化以形成多个开口，每个开口用以定义存储晶胞区204内之非易失存储晶胞250。硬掩膜层240利用适合的工艺例如光刻工艺及蚀刻以进行图案化。在此例子中，通过进行蚀刻以将光刻掩膜所定义之图案转移至硬掩膜层240。此例子中所使用之光刻工艺及各种其它步骤可包括在蚀刻之后进行涂布光刻胶、软烤、对准掩膜、使图案曝光、曝光后烘烤、使光刻胶显影、硬烤，以及去光刻胶。光刻图案化亦可通过其它适合的方法完成，例如无掩膜光刻、电子束书写、离子束书写、光学书写，以及分子拓印。蚀刻工艺可包括湿蚀刻、干蚀刻、反应离子蚀刻(Reactive Ion Etch；RIE)及其它适合之处理。举例而言，氮化硅硬掩膜层240可通过磷酸去除。之后，可接着进行清洗工艺。
请参照图1及图4，此方法100进行至步骤106，其中经由多个开口暴露出部分之多晶硅层230氧化而形成多个多晶硅氧化区252。多晶硅之氧化反应可通过干式氧化法、湿式氧化法或蒸气氧化法来完成。氧化反应可于温度实质介于800℃至1200℃之间的环境下进行。氧化反应之期间视氧化反应之温度及预设厚度而定，可介于10分钟至200分钟之间。多个多晶硅氧化区252可具有凸状表面，且其中心之厚度实质介于1000埃至2000埃之间。
请参照图1及图5，此方法100进行至步骤108，其中硬掩膜层240通过适合之方法去除，例如湿蚀刻法。举例而言，倘若硬掩膜层240由氮化硅制成，可利用磷酸加以去除。去除硬掩膜层240之另一种方法可包括其它湿蚀刻法、干蚀刻法、溅镀法以及反应离子蚀刻法。
请参照图1及图6，此方法100进行至步骤110。介于多个多晶硅氧化区252之间暴露出之多晶硅层230通过蚀刻工艺及例如溅镀法去除。在蚀刻多晶硅后，多晶硅氧化区252下方之多晶硅形成多个浮置栅极232。为了确保完成蚀刻，且确保在浮置栅极及基材之间的角落极少或全无多晶硅残留物[极微足部(Tiny Footing)]，蚀刻期间可延长至过度蚀刻。举例而言，蚀刻可延长至实质20％至40％之久。过度蚀刻工艺可消除极微足部，不过会导致侧向蚀刻而于多晶硅层形成底切结构，以致于多个多晶硅氧化区之边缘部分凸悬于底切结构。在蚀刻多晶硅后，原位(In-Situ)溅镀法有助于去除并消除多晶硅氧化区之凸悬边缘。原位溅镀法可至少包含钝气，例如氩气、氮气、氦气及/或其它钝气。除了原位临场溅镀之外，异位(Ex-Situ)溅镀法亦可去除并消除多晶硅氧化区之凸悬边缘。
多晶硅蚀刻工艺可至少包含干蚀刻法，其利用溴化氢(HBr)及氯气(Cl2)作为蚀刻气体。另一种方式，多晶硅蚀刻工艺可通过进行其它干蚀刻法、湿蚀刻法、反应离子蚀刻法及/或溅镀法而完成。干蚀刻法之蚀刻气体可选择性包括溴化氢、氯气、六氟化硫(SF6)、氧气、氩气及/或氦气。湿蚀刻法之蚀刻溶液可包括氢氟酸-硝酸-水(HF-HNO3-H2O)及/或氢氧化钾。
蚀刻工艺可继续进行，其通过不同蚀刻剂，例如氢氟酸，去除部分之介电层220，以于浮置栅极232下方形成穿隧栅极(Tunneling Gate)222。本实施例之多个非易失存储晶胞250在此阶段时，每个非易失存储晶胞250包括一个穿隧栅极222、一个浮置栅极232以及一个多晶硅氧化区252。
请参照图1及图7，此方法100进行至步骤112，其中另一介电层260及第二掩膜层270二者皆依次形成于存储晶胞区204及外围区202内。介电层260位于已形成于基材内之多晶硅氧化区252及其它特征上。介电层260可至少包含氧化硅。在一实施例中，介电层260之厚度可实质介于100埃至300埃之间。介电层260可通过低压化学气相沉积(Low Pressure CVD；LPCVD)法而形成，其中在一个例子中，二氯硅甲烷(Dichlorosilane)与一氧化二氮(Nitrous Oxide)于温度实质介于900℃至1000℃之间反应。在其它实施例中，介电层260可至少包含氧化硅、氮氧化硅、高介电常数材料或上述之任意组合，且可利用热氧化法、原子层沉积法、化学气相沉积法、物理气相沉积法及/或其它适合之方法而形成。高介电常数材料可包括氮化钽(TaN)、氮化钛(TiN)、氧化钽(Ta2O5)、氧化铪(HfO2)、氧化锆(ZrO2)、氮氧化铪硅(HfSiON)、铪硅(HfSix)、氮化铪硅(HfSixNy)、氧化铪铝(HfAlO2)、氮硅(NiSix)及/或其它适合之材料。栅介电层可具有多层结构，例如氧化硅层以及高介电常数材料层。
第二掩膜层270位于介电层260上且可至少包含有机材料或其它介电材料。在一例子中，第二掩膜层270可至少包含光刻胶、抗反射涂布(Anti-Reflective Coating；ARC)层及/或底部反射涂布(Bottom ARC；BARC)层。第二掩膜层270之厚度可实质介于1200埃至300埃之间。
请参照图1及图8，此方法100进行至步骤114，其中光刻胶层280形成于外围区202内。光刻胶层280可利用例如旋涂涂布法加以涂布，其厚度实质介于3,000埃至15,000埃之间。之后，存储晶胞区204内之部分光刻胶层随即利用光刻图案化工艺去除，其中光刻图案化工艺包括前烘烤、曝光、曝光后烘烤、显影以及硬烤。形成于外围区202内之光刻胶层能保护其中之第二掩膜层270在后续蚀刻工艺中不被去除。另一种方式，光刻胶层可部分覆盖每一多晶硅氧化区，如图8所示。
请参照图1及图9，此方法100进行至步骤116，其中当外围区内之第二掩膜层受到保护而免于蚀刻时，回蚀刻存储晶胞区内之第二掩膜层。回蚀刻工艺可部分去除第二掩膜层，直至充分暴露出多晶硅氧化区之上表面，而且介于两个存储晶胞之间的第二掩膜层274具有某种程度的厚度。举例而言，在回蚀刻之后，外围区202内之第二掩膜层272并未改变。而在多晶硅氧化区上之第二掩膜层则完全去除。介于存储晶胞之间的第二掩膜层274大体上去除，且其厚度减少至实质200埃至500埃之间。回蚀刻工艺可为干蚀刻或其它适合之蚀刻工艺。在一例子中，回蚀刻工艺可利用氯气及氧气。在一例子中，回蚀刻工艺之进行期间实质介于30秒至60秒之间。回蚀刻工艺中其它的处理参数，包括压力、功率、气流及背景气体(Backside Gas)，可具有预先定义之范围。
请参照图1及图10，本发明方法100进行至步骤118，其部分去除介电层260。部分去除介电层260之步骤会导致浮置栅极232顶角260a之介电层260厚度减少，以此改善非易失存储晶胞在某些操作时的擦除效率。举例而言，实施本发明之披露内容时，在不影响半导体元件200之质量及可信度的情形下，可降低先前的穿隧电压。在一实施例中，顶角260a之介电层260可薄化至实质10埃至50埃之间。在另一实施例中，厚度偏移量与原始厚度的比值可等于或大于0.08。由于第二掩膜层覆盖位于下方之外围区及存储晶胞之间的介电层260，当顶角260a之介电层260有效减少至较低厚度时，这些区域内之介电层充分受到保护且仍保持原状。
部分去除介电层260之步骤可通过原位干蚀刻法完成，其中此原位干蚀刻法与在步骤116中用于回蚀刻介电层相同之蚀刻工具中进行。原位干蚀刻法可使用氯气作为蚀刻气体。在一例子中，原位干蚀刻法之进行期间实质介于10秒至30秒之间。原位干蚀刻法中其它的处理参数，包括压力、功率、气流及背景气体，可具有预先定义之范围，且这些处理参数可与回蚀刻工艺中所设定之处理参数相同。在一例子中，原位干蚀刻工艺可通过继续回蚀刻工艺之条件但关闭氯气一段时间而完成。
部分去除介电层260之步骤还可通过异位湿蚀刻法完成。湿蚀刻工艺可施用蚀刻液，例如经稀释之氢氟酸。
在步骤116回蚀刻第二掩膜层270以及步骤118部分去除介电层260之间，或是在上述两步骤(步骤116以及步骤118)之后，可通过湿浸润(WetStripping)法或等离子灰化(Plasma Ashing)法去除光刻胶层280。举例而言，倘若执行原位干蚀刻法，可在上述步骤116以及步骤118之后去除光刻胶层280；或者，倘若执行异位湿蚀刻法，可介于上述步骤116以及步骤118之间去除光刻胶层280。
请参照图1及图11，本发明方法100进行至步骤120，其去除第二掩膜层270。可通过例如湿蚀刻法、干蚀刻法、溅镀法或反应离子蚀刻法去除第二掩膜层，上述方法实质上类似于步骤108用于去除硬掩膜层240之方法。
请参照图1及图12，本发明方法100进行至步骤122，其形成多个控制栅极290。每一控制栅极290可部分位于一个多晶硅氧化区252之上方、部分位于相对应之浮置栅极侧壁上方、部分位于基材上方、以及侧向位于源极/漏极掺杂区以及浮置栅极之间。多个控制栅极290可至少包含多晶硅、金属硅化物及/或其它适合的导体材料。多个控制栅极290可具有多层结构，且可由化学气相沉积法、物理气相沉积法、电镀法及/或原子层沉积法形成。
请参照所有附图，本说明书披露内容提供一种嵌入式非易失存储器元件之制造方法。在一实施例中，此方法包括形成第一掩膜层于半导体基材上之晶胞区以及外围区之多晶硅层上，其中第一掩膜层于晶胞区内具有多个开口。接着，可氧化上述开口所暴露出多晶硅层之多个部分，以形成多个多晶硅氧化物特征，然后可去除第一掩膜层。之后，可蚀刻未被上述多个多晶硅氧化物特征覆盖之多晶硅层，以形成多个浮置栅极，其中蚀刻多晶硅层之步骤伴随溅镀工艺。溅镀工艺可以原位(例如与用于蚀刻多晶硅层以形成浮置栅极相同之溅镀反应室)或异位方式进行。原位溅镀法具有较短周期时间，且较适于量产。随后，形成介电层及第二掩膜层于晶胞区以及外围区内。接下来，在形成光刻胶层于外围区内之第二掩膜层上后，部分蚀刻晶胞区内之第二掩膜层。然后，部分蚀刻介电层，以形成多个厚度之介电层。之后，去除第二掩膜层，并形成多个控制栅极，其中前述控制栅极部分覆盖晶胞区内之浮置栅极。
在一些实施例中，溅镀法可至少包含气体，且此气体选自于由氩、氦以及氮所组成之族群。溅镀法去除部分之多晶硅氧化区凸悬于多晶硅层之底切结构，其中底切结构是由于蚀刻多晶硅层之步骤时侧向去除所导致。蚀刻多晶硅层之步骤可延长至过度蚀刻多晶硅层，以消除极微足部。介电层可至少包含氧化硅，且可由包括化学气相沉积法之方法而形成。第二掩膜层可至少包含有机材料及/或介电材料。在另一实施例中，第二掩膜层可至少包含抗反射涂布(ARC)层、底部反射涂布(BARC)层及/或光刻胶层。每一浮置栅极上方之介电层经薄化。每一浮置栅极上方之介电层去除的厚度偏移量与原始厚度的比值为实质至少10％。每一浮置栅极上方之介电层去除的厚度实质为10埃至50埃之间。部分蚀刻介电层之步骤可伴随进行氢氟酸湿蚀刻法。
在另一实施例中，一种非易失存储器元件之制造方法可至少包含形成硬掩膜层于半导体基材上之多晶硅层上，其中此硬掩膜层具有多个开口。接着，氧化上述开口所暴露出之多晶硅层之多个部分，以形成多个多晶硅氧化区，然后去除此硬掩膜层。之后，蚀刻未被上述多个多晶硅氧化区覆盖之多晶硅层，以形成多个浮置栅极，其中蚀刻多晶硅层之步骤伴随溅镀工艺。
在又一实施例中，一种非易失存储器元件之制造方法可至少包含提供半导体基材，此半导体基材具有晶胞区以及外围区，其中晶胞区具有浮置栅极，接着形成介电层以及掩膜层于晶胞区以及外围区内。然后，在外围区内形成光刻胶层覆盖掩膜层，当外围区受到光刻胶层保护时，部分回蚀刻晶胞区内之第二掩膜层。之后，部分去除介电层，以形成多个厚度之介电层。
在另一实施例中，一种非易失存储器元件之制造方法可至少包含提供半导体基材，此半导体基材具有晶胞区以及外围区，其中浮置栅极设于晶胞区内。接着，形成介电层于晶胞区以及外围区内，然后形成掩膜层于外围区内。之后，部分去除晶胞区内之介电层。
本说明书披露内容还提供一种半导体元件，至少包含具有非易失存储器区以及外围区之基材、设于非易失存储器区内之浮置栅极、设于基材上且覆盖浮置栅极之介电层、以及设于介电层上并部分覆盖于浮置栅极以及基材上之控制栅极。介电层于浮置栅极上具有第一厚度，且于外围区上具有第二厚度，其中第一厚度与第二厚度之差距比实质上不小于0.08。
在一些实施例中，浮置栅极可具有凸状表面。半导体元件可还至少包含多晶硅氧化特征设于浮置栅极上。浮置栅极可至少包含一材料，且此材料选自于由多晶硅、多晶硅锗、碳化硅:锗(Silicon Carbide Germanium；SiC:Ge)、导体材料及上述任意组合所组成之族群。介电层可至少包含氧化硅。半导体元件可还至少包含栅介电层插设于基材与浮置栅极之间。半导体元件可还至少包含晶体管设于外围区内。半导体元件之基材可至少包含一材料，且此材料选自于由元素半导体、化合物半导体以及合金半导体所组成之族群。
虽然本发明已以多个较佳实施例披露如上，然其并非用以限定本发明，但所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可对本发明作各种之更动、取代与改进。因此，意指所有上述之更动、取代与改进均包括在以后权利要求所界定之本披露内容之范围内。在这些权利要求中，手段及功能子句意指包含此述进行所举功能之结构，且不仅包含结构均等物，还包含均等结构物。
权利要求
1.一种嵌入式非易失存储器元件之制造方法，其特征是至少包含形成第一掩膜层于半导体基材上之晶胞区以及外围区之多晶硅层上，其中该第一掩膜层于该晶胞区内包括多个开口；氧化上述这些开口所暴露出该多晶硅层之多个部分，以形成多个多晶硅氧化物特征；去除该第一掩膜层；蚀刻未被上述这些多晶硅氧化物特征覆盖之该多晶硅层，以形成多个浮置栅极，其中蚀刻该多晶硅层之步骤伴随溅镀工艺；形成介电层并接着形成第二掩膜层于该晶胞区以及该外围区内；在形成光刻胶层于该外围区内之该第二掩膜层上后，部分蚀刻该晶胞区内之该第二掩膜层；部分蚀刻该介电层，以形成多个厚度之该介电层；去除该第二掩膜层；以及形成多个控制栅极，其中上述这些控制栅极部分覆盖且相对于该晶胞区内之上述这些浮置栅极。
2.根据权利要求1所述之嵌入式非易失存储器元件之制造方法，其特征是该溅镀工艺至少包含气体，且该气体选自于由氩、氦以及氮所组成之族群。
3.根据权利要求1所述之嵌入式非易失存储器元件之制造方法，其特征是该溅镀工艺利用至少包含钝气之一物种。
4.根据权利要求1所述之嵌入式非易失存储器元件之制造方法，其特征是形成该第二掩膜层之步骤至少包含形成材料层，且该材料层选自于由有机材料以及介电材料所组成之族群。
5.根据权利要求1所述之嵌入式非易失存储器元件之制造方法，其特征是部分蚀刻该介电层之步骤至少包含部分去除上述这些浮置栅极上方之该介电层，且去除该介电层之厚度为实质上至少10％之该介电层之原始厚度。
6.根据权利要求1所述之嵌入式非易失存储器元件之制造方法，其特征是部分蚀刻该介电层之步骤至少包含部分去除上述这些浮置栅极上方之该介电层，且去除该介电层之厚度为实质上介于10埃至50埃之间。
7.根据权利要求1所述之嵌入式非易失存储器元件之制造方法，其特征是部分蚀刻该介电层之步骤利用湿蚀刻步骤或干蚀刻步骤。
8.一种嵌入式非易失存储器元件之制造方法，其特征是至少包含形成硬掩膜层于半导体基材上之多晶硅层上，其中该硬掩膜层具有多个开口；氧化上述这些开口所暴露出之该多晶硅层，以形成多个多晶硅氧化区；去除该硬掩膜层；以及蚀刻未被上述这些多晶硅氧化区覆盖之该多晶硅层，以形成多个浮置栅极，其中蚀刻该多晶硅层之步骤伴随溅镀工艺。
9.根据权利要求8所述之嵌入式非易失存储器元件之制造方法，其特征是该溅镀工艺通过气体而达到，且该气体选自于由氩、氦以及氮所组成之族群。
10.根据权利要求8所述之嵌入式非易失存储器元件之制造方法，其特征是该溅镀工艺利用一物种而达到，且该物种至少包含钝气。
11.根据权利要求8所述之嵌入式非易失存储器元件之制造方法，其特征是氧化该多晶硅层之步骤是形成上述这些多晶硅氧化区，且每一上述这些多晶硅氧化区具有凸状表面。
12.一种非易失存储器元件之制造方法，其特征是至少包含提供半导体基材，该半导体基材具有晶胞区以及外围区，其中该晶胞区具有浮置栅极；形成介电层以及掩膜层于该晶胞区以及该外围区内；当保护该外围区时，部分回蚀刻该晶胞区内之该第二掩膜层；以及部分去除该介电层，以形成多个厚度之该介电层。
13.根据权利要求12所述之非易失存储器元件之制造方法，其特征是形成该掩膜层之步骤至少包含利用一材料形成该掩膜层，且该材料选自于由有机材料以及介电材料所组成之族群。
14.根据权利要求12所述之非易失存储器元件之制造方法，其特征是部分去除该介电层之步骤至少包含部分去除该浮置栅极上方之该介电层，且去除该介电层之厚度为实质上至少10％之该介电层之原始厚度。
15.根据权利要求12所述之非易失存储器元件之制造方法，其特征是该介电层之厚度实质上介于100埃至300埃之间。
16.一种非易失存储器元件之制造方法，其特征是至少包含提供半导体基材，该半导体基材具有晶胞区以及外围区，其中浮置栅极设于该晶胞区内；形成介电层于该晶胞区以及该外围区内；形成掩膜层于该外围区内；以及部分去除该晶胞区内之该介电层。
17.根据权利要求16所述之非易失存储器元件之制造方法，其特征是提供该半导体基材之步骤至少包含形成具有凸状表面之该浮置栅极。
18.根据权利要求16所述之非易失存储器元件之制造方法，其特征是部分去除该介电层之步骤至少包含薄化该浮置栅极上方之该介电层至一厚度，且该厚度实质上介于50埃至250埃之间。
19.一种半导体元件，其特征是至少包含基材，该基材具有非易失存储器区以及外围区；浮置栅极，该浮置栅极设于该非易失存储器区内；介电层，该介电层设于该基材上且覆盖该浮置栅极，且该介电层于该浮置栅极上具有第一厚度，而该介电层于该外围区上具有和该第一厚度不同的第二厚度，其中该第一厚度与该第二厚度之差距比实质上不小于0.08；以及控制栅极，该控制栅极设于该介电层上，且部分覆盖于该浮置栅极以及该基材上。
20.根据权利要求19所述之半导体元件，其特征是该浮置栅极具有凸状表面。
21.根据权利要求19所述之半导体元件，其特征是该浮置栅极至少包含一材料，且该材料选自于由多晶硅、多晶硅锗、碳化硅锗、导体材料及其任意组合所组成之族群。
22.根据权利要求19所述之半导体元件，其特征是还至少包含晶体管设于该外围区内。
23.根据权利要求19所述之半导体元件，其特征是还至少包含高电压晶体管设于该外围区内。
24.根据权利要求19所述之半导体元件，还至少包含低电压晶体管设于该外围区内。
全文摘要
一种嵌入式非易失存储器元件之制造方法，其包括形成第一掩膜层于半导体基材上之晶胞区以及外围区之多晶硅层上，其中第一掩膜层于晶胞区内包括多个开口。接着，氧化上述开口所暴露出多晶硅层之多个部分，以形成多个多晶硅氧化区，然后去除第一掩膜层。之后，蚀刻未被上述多晶硅氧化区覆盖之多晶硅层，以形成多个浮置栅极，其中蚀刻多晶硅层之步骤伴随溅镀工艺。随后，形成介电层及第二掩膜层于晶胞区以及外围区内。形成光刻胶层于外围区内之第二掩膜层上后，部分蚀刻晶胞区内之第二掩膜层。接下来，部分蚀刻介电层，以形成多个厚度之介电层。然后，去除第二掩膜层，并且形成多个控制栅极，其中前述控制栅极部分形成于晶胞区内之上述浮置栅极上。
文档编号H01L21/8247GK1825569SQ20061000236
公开日2006年8月30日 申请日期2006年1月27日 优先权日2005年1月28日
发明者刘世昌, 罗际兴, 傅士奇, 谢佳达, 朱文定, 蔡嘉雄 申请人:台湾积体电路制造股份有限公司